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EDA365电子论坛网»电子社区 › 研发供应链讨论 › QA检查（免费服务） › 2017年9月7日公益PCB评审报告节选
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2017年9月7日公益PCB评审报告节选

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EDA365QA

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1#
发表于 2017-9-8 09:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.电源焊盘没有钢网
6 p  W. y+ J* ^" U: J( \ / j) X6 D; o+ h) S

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EDA365QA

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 楼主| 发表于 2017-9-8 09:06 | 只看该作者
7.关键信号参考面不完整，多次跨分割及悬空
/ {% E9 e4 i" W ! l  G4 m& I8 b+ n- [7 C

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fengyu6117
  • TA的每日心情
    怒
    2020-4-16 15:19

    • 签到天数: 5 天

    [LV.2]偶尔看看I
    推荐
    发表于 2017-11-6 16:19 | 只看该作者
    EDA365QA 发表于 2017-9-8 09:06
    / b% N+ X9 P% x/ T# d! ]: z10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线
    ; g0 {( O" X; r
    如果需要挖空光耦下面，也不能完全隔离好啊，那不就需要光耦前端走线路径所有层都需要挖空了吗。
    , _( t; e9 r: y, q2 N* a2 T3 N( B7 k3 q' |% O5 s- i5 R+ Y

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    pcb

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    发表于 2017-9-13 14:38 | 只看该作者
    菜鸟小泽 发表于 2017-9-12 20:34
    , U% ^  w3 h; F# t2 t& T请问版主该图片列举的光耦器件速率达到了多少，可以作为平时设计的一个参考
    - n% o) X* s6 s: |4 K* e  y
    光耦是隔离器件,是靠光电来耦合的不用考虑速率.
    ' M6 N9 z# N. S' C) m) E

    点评

    菜鸟小泽
    学习了，谢谢  详情 回复 发表于 2017-9-13 19:14

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    EDA365QA

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    2#
     楼主| 发表于 2017-9-8 09:04 | 只看该作者
    2.由于U1输出的4输模拟信号需要穿过数字区域(VC)到电源区域(VS)，因此建议信号靠近旁路电阻(R51)进入电源区域后再分开& `* g* s! }% P( b$ n9 a' }  U
    & f8 J# H# v$ J1 S

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    EDA365QA

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    3#
     楼主| 发表于 2017-9-8 09:04 | 只看该作者
    3.串口器件周边的5个电容建议都加粗处理
    ! v: A6 ]" b2 d. d- N& B7 L
    0 ^# o" z/ {( J" G/ Q% ~% ~8 G

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    EDA365QA

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    4#
     楼主| 发表于 2017-9-8 09:05 | 只看该作者
    4.6V从电源(U6)到产生模拟5V的电源模块(U7)只有TOP层这些连接，需要加宽
    0 O: F) Z- v; o7 A& w$ M, x
    4 `0 s' s  a, q' A

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    EDA365QA

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    5#
     楼主| 发表于 2017-9-8 09:05 | 只看该作者
    5.晶振供电电路，加粗处理
    ; p0 @; T0 ~7 e% f# m$ p) G
    ) N. z! b0 V  s  J! i2 `6 ]3 k8 o

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    EDA365QA

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    6#
     楼主| 发表于 2017-9-8 09:05 | 只看该作者
    6.参考面上有多余的挖空区域，导致时钟信号参考面部完整' h( E1 H2 N/ K- ]# T$ K
    / D; ^2 c/ C& l) E$ b7 c+ Q* @+ m4 x

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    EDA365QA

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    8#
     楼主| 发表于 2017-9-8 09:06 | 只看该作者
    8.变压器前后需要做隔离处理
    * s$ ?) W$ m0 ~- I2 k" W
    & d4 O+ G/ C) y" ?

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    EDA365QA

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    9#
     楼主| 发表于 2017-9-8 09:06 | 只看该作者
    9.USB是差动信号，需要按照差分走线
    / I' R1 v7 n: g1 m
    1 j! O6 L$ V4 u4 k# [  R

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    EDA365QA

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    10#
     楼主| 发表于 2017-9-8 09:06 | 只看该作者
    10.此类器件都是光耦器件，建议挖空处理。所有层都不要过线
    " I. u  V( c" l- M
    5 \8 y8 b9 ?9 z

    点评

    fengyu6117
    如果需要挖空光耦下面，也不能完全隔离好啊，那不就需要光耦前端走线路径所有层都需要挖空了吗。  详情 回复 发表于 2017-11-6 16:19
    菜鸟小泽
    请问该类器件不挖空在内层直接电源隔离是否可取？  详情 回复 发表于 2017-9-11 20:10

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    Csec

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    13#
    发表于 2017-9-9 13:55 | 只看该作者
    学习了，很强大！！！

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    丶vagrant
  • TA的每日心情
    开心
    2025-10-17 15:33

    • 签到天数: 123 天

    [LV.7]常住居民III
    14#
    发表于 2017-9-9 17:00 | 只看该作者
    look look  , study hard

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