2017年8月24日公益PCB评审报告节选

EDA365QA · 发表于 2017-8-25 08:31

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1. 参考层不一致.

EDA365QA · 发表于 2017-8-25 08:32

4. 网口中心抽头加粗，还有一根黄色的没接通开路.

EDA365QA · 发表于 2017-8-25 08:36

10. 天线隔层参考下有走线，参考面不完整.

pcb · 发表于 2017-8-28 08:37

6688hyc 发表于 2017-8-26 09:032 z4 ]2 \0 {- d/ _, [
顺便问一下 clock匹配为什么要在末端？

为了不产生反射.

EDA365QA · 发表于 2017-8-25 08:31

2. 电容处尽量加VIA.

EDA365QA · 发表于 2017-8-25 08:32

3. 电源VIA没用上.

EDA365QA · 发表于 2017-8-25 08:33

5. 有线跨分割.

EDA365QA · 发表于 2017-8-25 08:33

6. 器件没钢网.

EDA365QA · 发表于 2017-8-25 08:34

7. 电源要加粗.

EDA365QA · 发表于 2017-8-25 08:34

8. 模拟线加粗.

EDA365QA · 发表于 2017-8-25 08:35

9. CLK匹配应在末端，差分要多耦合.

紫菁 · 发表于 2017-8-25 08:56

支持，感谢分享

qilinwang66 · 发表于 2017-8-25 09:16

攻城拔寨 · 发表于 2017-8-25 16:28

很棒

6688hyc · 发表于 2017-8-26 09:02

给力我的哥

6688hyc · 发表于 2017-8-26 09:03

顺便问一下 clock匹配为什么要在末端？

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