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EDA365电子论坛网»电子社区 › 研发供应链讨论 › QA检查（免费服务） › 2017年8月17日公益PCB评审报告节选
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2017年8月17日公益PCB评审报告节选

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EDA365QA

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1#
发表于 2017-8-18 08:39 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  电源没加粗.
( W  D: g+ z/ r. w# e; E
9 e2 {3 o1 L( Z9 D! G2 k) f# W* r

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EDA365QA

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 楼主| 发表于 2017-8-18 08:40 | 只看该作者
3.  高速线不要在挖空处转.' @; x6 d( X( s- r2 U- }  b& @4 z; m
; v+ \5 Z, G5 k" {4 e

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 楼主| 发表于 2017-8-18 08:45 | 只看该作者
10.  保护地与其它网络间距加大，VD26与L5共模电感换位置，L5共模电感前后做隔离., z+ N3 ~, Q: @

% g4 j) o, B1 E- }. Z" q

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zhgabriel
  • TA的每日心情
    奋斗
    2023-12-8 15:59

    • 签到天数: 57 天

    [LV.5]常住居民I
    推荐
    发表于 2017-8-19 02:01 | 只看该作者
    wangdalei 发表于 2017-8-18 17:53
    ' Q( k3 s8 c% }: g6 M不要成排放置过孔。有什么注意吗？
    - I5 z$ Y6 D. _+ ~0 b
    可能是会使得内电层被分割
    $ }) x3 L, S5 i5 X2 v, _0 u

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    EDA365QA

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    2#
     楼主| 发表于 2017-8-18 08:39 | 只看该作者
    2.  VLDOIN输入加宽.
      S8 j8 L# I1 C) O8 q' H; i * }5 u9 c; s0 m3 }0 x+ K; I7 @

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    4#
     楼主| 发表于 2017-8-18 08:41 | 只看该作者
    4.  开关电源参考DATASHEET.8 @5 \' }2 p6 f9 e3 o) _

    . p( \3 G. i  S9 Y) P5 r, g; l, j

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    EDA365QA

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    5#
     楼主| 发表于 2017-8-18 08:42 | 只看该作者
    5.  ESD靠近接口走线尽量短，应在另一端做等长./ K% R, x; G4 }. U; d9 h2 ]

    ( {& U: G. G& q2 m- v5 h

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    EDA365QA

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    6#
     楼主| 发表于 2017-8-18 08:42 | 只看该作者
    6.  VIA不要成排.- i7 P. t! s0 f$ _; y6 P
    * o5 D: [9 S9 p8 s' |1 X

    点评

    sxiaofeng
    成排形成分割线，交错放  详情 回复 发表于 2017-9-2 11:28
    wangdalei
    不要成排放置过孔。有什么注意吗？  详情 回复 发表于 2017-8-18 17:53

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    EDA365QA

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    7#
     楼主| 发表于 2017-8-18 08:43 | 只看该作者
    7.  确认连接器位置,板框线不对板边.
    . f- r. @5 R( o" q8 v' s8 b
    0 t# l: Z8 o7 e' y1 k

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    EDA365QA

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    8#
     楼主| 发表于 2017-8-18 08:44 | 只看该作者
    8.  电源地PIN脚加粗1 N% ^7 f" a7 R. r5 f% i) Y6 F2 N
    ) A1 f; r2 _2 o. N7 F

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    EDA365QA

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    9#
     楼主| 发表于 2017-8-18 08:45 | 只看该作者
    9.  DDR2时钟与DQS差太大了.
    5 p, W7 c5 o- B3 `9 B $ b8 w5 i  B" |# i- Y5 x

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    飞梦

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    11#
    发表于 2017-8-18 09:33 | 只看该作者
    过来看看，学习学习！

    点评

    pcb
    爱学习很好!  发表于 2017-8-18 09:43

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    wangdalei

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    13#
    发表于 2017-8-18 17:53 | 只看该作者
    EDA365QA 发表于 2017-8-18 08:42" l" {* J0 V; i' R6 e: A  k  g
    6.  VIA不要成排.
    6 w' L1 s- G# h+ J& g
    不要成排放置过孔。有什么注意吗？/ ~% B2 E% o! H6 ~/ ~$ c$ _8 W

    点评

    EDA365QA
    正确  发表于 2017-8-19 10:01
    zhgabriel
    可能是会使得内电层被分割  详情 回复 发表于 2017-8-19 02:01

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    飞梦

    该用户从未签到
    15#
    发表于 2017-8-22 16:42 | 只看该作者
    过来看看，学习学习！

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