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2017年8月4日公益PCB评审报告节选

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1#
发表于 2017-8-5 08:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  分割线上绕线.
& C" k7 E4 Y* C% G: x' C
) W7 l! ^8 g- u& z7 R) |# S

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发表于 2017-9-6 15:16 | 只看该作者
EDA365QA 发表于 2017-8-5 09:03
5 q$ g8 N- O' N  Y$ I6.  CPCI的时钟要求等于2500MIL.

$ i: v" i9 l  V2 z8 d# x+ u关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。
& k& D6 M# w; D! F% \% j

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 楼主| 发表于 2017-8-5 09:02 | 只看该作者
5.  AD芯片中心焊盘连接有误.电路图接的是电源.
# V# [& D+ G2 _% T. P , F% C* E# s% e* a) Q2 r* L: ]- l! ]

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 楼主| 发表于 2017-8-5 09:03 | 只看该作者
6.  CPCI的时钟要求等于2500MIL./ E/ _+ o4 F9 }( h8 \* ^

0 P8 D* F! {6 j: b" c  a

点评

关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。  详情 回复 发表于 2017-9-6 15:16

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2#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
2.  孤立铜.
: S9 l* k3 r- P& g7 j 3 m* O: w  s  L% }0 l7 }' B

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3#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
3.  晶振电源加粗.
8 i; V7 k) f1 C4 _; O. l9 v, f
; u/ Y/ I" `6 g5 r# k( Q

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4#
 楼主| 发表于 2017-8-5 08:59 | 只看该作者
4.  DDR3时钟匹配应在末端.
9 M7 g) n7 R1 f 5 `; C7 H; E. T! N6 v

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7#
 楼主| 发表于 2017-8-5 09:03 | 只看该作者
7.  保护地间距太近.
( u5 z4 Q9 ]/ e" P2 d! h1 K' V 0 ~+ k4 P9 q6 \9 p. g

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8#
 楼主| 发表于 2017-8-5 09:04 | 只看该作者
8.  PWR05层+5V有悬空铜皮.4 i- [. F, ]  ~, @/ V

8 o* j5 C# }. [& S- a

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9#
 楼主| 发表于 2017-8-5 09:05 | 只看该作者
9.  数字铺铜跨模拟区.2 h' ]% h# X6 B' n; @
, t8 O+ `, w+ D" ?& f

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10#
 楼主| 发表于 2017-8-5 09:06 | 只看该作者
10.   有2个VIA没有接上电源.
( j9 \0 Y0 h: W4 B ) c; S7 p; v. |: S# _/ g; E+ ~

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14#
发表于 2017-8-18 13:46 | 只看该作者
过来看看,学习学习!

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15#
发表于 2017-8-18 14:28 | 只看该作者
过来看看,学习学习!
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