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2017年8月4日公益PCB评审报告节选

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1#
发表于 2017-8-5 08:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  分割线上绕线.
9 j1 F: ~  R/ L1 c* H$ i
" i* X1 o# k4 h

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发表于 2017-9-6 15:16 | 只看该作者
EDA365QA 发表于 2017-8-5 09:03& T4 ]6 _6 u& P( I* }- i
6.  CPCI的时钟要求等于2500MIL.
8 b/ G* T8 z7 E8 u% w& f3 A5 ^+ \
关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。
2 V  ?# S) I3 q4 m  a9 P

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 楼主| 发表于 2017-8-5 09:02 | 只看该作者
5.  AD芯片中心焊盘连接有误.电路图接的是电源.
, C, z* N& `& f* n & C8 ]0 B5 V, Y  S; v) Y9 S" X: O

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 楼主| 发表于 2017-8-5 09:03 | 只看该作者
6.  CPCI的时钟要求等于2500MIL.- w7 O! @4 |' _5 }& m( V
0 [0 a1 e! j$ \1 s& G( P

点评

关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。  详情 回复 发表于 2017-9-6 15:16

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2#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
2.  孤立铜.
# I/ K& l! f- y. h  y" F: n$ B
) A) ^9 B- }+ [& A" m

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3#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
3.  晶振电源加粗.0 \# [( |7 V* ]% J% c! B: `

* E: f; D! z* k+ h% k, g" M

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4#
 楼主| 发表于 2017-8-5 08:59 | 只看该作者
4.  DDR3时钟匹配应在末端.
1 v( I% p7 q7 d" y: Z
# S" T: J% V, S% E& b% [

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7#
 楼主| 发表于 2017-8-5 09:03 | 只看该作者
7.  保护地间距太近.
9 \6 m( {) @# A! _/ e+ a ; t4 N! S$ ^0 b6 J$ `+ F: @

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8#
 楼主| 发表于 2017-8-5 09:04 | 只看该作者
8.  PWR05层+5V有悬空铜皮./ ]& Q( M5 x1 U$ Y; F1 s' M/ a3 Q

9 U6 L& n9 n  m6 X5 `

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9#
 楼主| 发表于 2017-8-5 09:05 | 只看该作者
9.  数字铺铜跨模拟区.
! V# x! \2 s; _" \% \) d( g
5 ~2 K  h( w3 B

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10#
 楼主| 发表于 2017-8-5 09:06 | 只看该作者
10.   有2个VIA没有接上电源.
/ N0 u/ s! Y+ Y1 b- k& a7 o  x
& q  [) B; F% ?7 R& o# c

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14#
发表于 2017-8-18 13:46 | 只看该作者
过来看看,学习学习!

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15#
发表于 2017-8-18 14:28 | 只看该作者
过来看看,学习学习!
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