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2017年8月4日公益PCB评审报告节选

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1#
发表于 2017-8-5 08:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
1.  分割线上绕线.
* T5 i& ?& I; n& c% q . Y7 [4 X" X1 v5 w7 z6 q

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发表于 2017-9-6 15:16 | 只看该作者
EDA365QA 发表于 2017-8-5 09:039 i$ r" T" Q4 s7 `! o. }" V& O
6.  CPCI的时钟要求等于2500MIL.
7 C' {0 }; J4 K7 M5 b4 Q/ E3 ?
关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。, ?6 X4 m, O5 G7 o  q

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 楼主| 发表于 2017-8-5 09:02 | 只看该作者
5.  AD芯片中心焊盘连接有误.电路图接的是电源.
0 \2 ~5 S. j! Q, }2 l 8 L5 x) }& n: j5 F9 ?: e$ C

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 楼主| 发表于 2017-8-5 09:03 | 只看该作者
6.  CPCI的时钟要求等于2500MIL.  K7 ]  r; T1 N* j9 m5 n- k# J
8 R3 f1 [  X1 @- h2 l

点评

关于cpci的布线注意事项(阻抗、线长、等长控制等)能否详细说明一下,谢谢。  详情 回复 发表于 2017-9-6 15:16

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2#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
2.  孤立铜.
8 M" P2 p- N; f! @! Y) c
2 X7 k, O. r8 X  c+ h

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3#
 楼主| 发表于 2017-8-5 08:58 | 只看该作者
3.  晶振电源加粗.
" {, O% ~8 H- e* b
& Y0 K, L, d$ J4 t( {8 h

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4#
 楼主| 发表于 2017-8-5 08:59 | 只看该作者
4.  DDR3时钟匹配应在末端.
( @; E1 G% z8 M# m' N2 {6 L
+ X; \2 w/ ?# R2 P4 H- C

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7#
 楼主| 发表于 2017-8-5 09:03 | 只看该作者
7.  保护地间距太近.) q( W( o+ R% A' T

0 z0 C! D7 h& q5 Y7 g$ z

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8#
 楼主| 发表于 2017-8-5 09:04 | 只看该作者
8.  PWR05层+5V有悬空铜皮./ I1 u1 ?2 y. F+ F' c, Z

/ W% [; L( h- s7 o- X; v

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9#
 楼主| 发表于 2017-8-5 09:05 | 只看该作者
9.  数字铺铜跨模拟区.
7 B2 V4 p: L4 d  }4 a+ B( q( s
4 Z: R8 F+ ~! I' t; M3 q! T

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10#
 楼主| 发表于 2017-8-5 09:06 | 只看该作者
10.   有2个VIA没有接上电源.2 O% Z3 k  x. W3 F  a. C
0 j7 d; j# E% @7 X

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14#
发表于 2017-8-18 13:46 | 只看该作者
过来看看,学习学习!

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15#
发表于 2017-8-18 14:28 | 只看该作者
过来看看,学习学习!
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