SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

我这我用到的一个器件仿真模型
但是为何数据线在读的时候是高阻态？
/ G' ~" `( e1 v1 i: C
在我的tb文件里面
: s; T5 J) R( }9 J) Z0 m! s+ \wire     [15:0] io_Sdram_DQ;
我看器件模型里面有存储单位的设置
+ G) s6 F+ {6 G% f: d为何写如何的数据读出不对

    parameter addr_bits =      12;
6 S5 n, P- n% m. M. D    parameter data_bits =      16;
0 j. k% @6 `0 n+ w6 ^: s    parameter col_bits  =       8;
3 e" N" ~2 l& l8 U) M% ?+ L5 ^1 I    parameter mem_sizes = 1048575;
: C0 d5 ]3 S5 w$ h  h$ j+ f    inout     [data_bits - 1 : 0] Dq;
    input     [addr_bits - 1 : 0] Addr;
    input                 [1 : 0] Ba;
$ m7 |. I/ L4 l# T7 z    input                         Clk;
    input                         Cke;
2 ]; H) @( T$ V    input                         Cs_n;
; @. k% @& \4 a( ?; M& D1 ~/ u+ c    input                         Ras_n;
    input                         Cas_n;
7 a7 Z1 u, g. m" w, ^# e    input                         We_n;
7 ~- g; o6 e% k7 a( {( @    input                 [1 : 0] Dqm;
3 P+ W6 o* R  D! j8 Y1 a: P    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
8 _' c/ e& P8 B$ p! ?7 g    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
0 Q' C8 z* K* X$ s3 d' Y- c    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
, Q# l% q) s8 F7 O........

zengeronline

inout类型的tb文件要这样搞
wire[7:0] io_Sdram_DQ_wire;
) t+ G2 n  }8 s) \reg[7:0] io_Sdram_DQ_reg;
4 z! w; o( G8 \assign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
8 K3 |9 z  V  A) q! l' M这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
8 O6 R7 a' m0 b8 K5 W* x这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
见下面的记录
列地址最大255
4 M+ J; Z) C. |& U

- C8 A8 M* K9 D6 T2 b1 o) a- f2 ].....
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
% L5 L, [- p3 WSDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
3 X0 r% z; A! ~SDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
) Y( [4 Z9 j" |: wSDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
8 `4 U  z* C( Q# c: dSDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
. @7 b! I/ \! T$ x" hSDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

feihu612

能交流一下吗？告我你的联系方式吗
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