SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z
  b2 P1 ^! V' M, w1 w
我这我用到的一个器件仿真模型
但是为何数据线在读的时候是高阻态？

在我的tb文件里面
' T, I4 W' E: Y2 O* Nwire     [15:0] io_Sdram_DQ;
我看器件模型里面有存储单位的设置
- r  A0 X( f; z# N为何写如何的数据读出不对

* g! F& k. A# h' D    parameter addr_bits =      12;
3 q; z4 D% p) `% ]6 X    parameter data_bits =      16;
, y: n. B! U" C/ U$ a. T+ @$ @    parameter col_bits  =       8;
3 D8 {) b% y$ m    parameter mem_sizes = 1048575;
5 w2 R7 K$ Z% K    inout     [data_bits - 1 : 0] Dq;
    input     [addr_bits - 1 : 0] Addr;
& A! g8 Y3 I8 a! |" L    input                 [1 : 0] Ba;
* `" S0 K& Q# Z5 T! {    input                         Clk;
    input                         Cke;
    input                         Cs_n;
    input                         Ras_n;
    input                         Cas_n;
# q" s  t0 M1 a; R9 \* o, ?' y9 o+ o, e    input                         We_n;
    input                 [1 : 0] Dqm;
5 L1 W" o# s) G: R    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
, @" f, l" V. |7 `5 s; ]1 ]- P    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
2 M* O5 _3 p. r# y' J& a: R' _........

zengeronline

inout类型的tb文件要这样搞
wire[7:0] io_Sdram_DQ_wire;
reg[7:0] io_Sdram_DQ_reg;
, N7 v1 ^2 T3 xassign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
& F2 ~, g$ q3 S7 s这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
6 m- a+ O  W9 Y& a见下面的记录
列地址最大255

' `* v4 \0 X7 ]0 p% X9 ]$ ~
" i; I! N7 V% w% _7 t2 R8 B.....
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
9 P8 L: C5 ]3 O* F' `SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
$ r4 z& p, G- q  A5 b8 NSDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
) ?2 _$ y$ |: ^) O* ]+ oSDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
! C- b; O% _* y- c# r' PSDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
+ A* G0 c0 a( F' T9 ]* V5 ^( OSDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
0 W' Y1 m& h1 m8 F! sSDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

feihu612

能交流一下吗？告我你的联系方式吗
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