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[Ansys仿真] 为什么高速差分线添加AC电容后仿的TDR阻抗呈现开路状态？

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发表于 2017-5-5 17:45 | 只看该作者 |只看大图回帖奖励

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各位大神：siwave17.2环境中，提取下图的S参数后，Port是添加在FPGA上的，链路经过AC电容，最后到达连接器，但经过TDR仿真，阻抗呈现开路状态；若将Port添加在AC电容的出线端，则阻抗保持在100欧姆左右，这是什么原因呢？急！急！急！

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2^#

发表于 2017-6-14 08:54 来自手机 | 只看该作者

你电容没有加上去把，看看S12

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3^#

发表于 2017-6-19 16:13 | 只看该作者

看看是不是电容没有

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5^#

发表于 2018-5-23 10:18 | 只看该作者

这个问题应该怎么解决

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6^#

发表于 2018-7-30 11:55 | 只看该作者

这个帖子就这样沉下去了

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7^#

发表于 2018-8-6 09:09 | 只看该作者

这个帖子就这样沉下去了吗

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8^#

发表于 2018-8-28 08:41 | 只看该作者

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