同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？

leoyin · 发表于 2016-9-20 10:41

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同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？相差个100mil有问题不？求解，谢谢.

风中学子 · 发表于 2016-9-20 14:23

如果datasheet上没做要求，基本不会出现问题

winboy755 · 发表于 2016-9-21 21:29

同上，100mil以内已经很NX了；若是64位的的能做到这样，那简直令人馍拜。

jian_peng · 发表于 2016-9-27 21:58

数据组之间等长就可以了吧，DDR的数据是靠DQS采样的，组内等长即可，看规格书也没有提到要组与组等长。以上是个人见解

chdam · 发表于 2016-10-8 08:31

组与组之间没做过等长哦

bingshuihuo · 发表于 2016-10-9 08:44

组与组之间没做过等长　　　好像要求不大啊

zjk0728 · 发表于 2016-10-10 15:42

是可以的

haomiao · 发表于 2016-10-14 08:52

不需要组间等长……

sunye · 发表于 2016-10-29 10:21

CLK和DQS之间的skew可以通过DDR3的Write leveling功能实现对齐，如果主控支持Write leveling功能的话，各组的之间不需要等长，组内必须等长

超級狗 · 发表于 2016-11-1 16:44

根據美光（Micron）的 DDR3 Design Guide，各組可以分佈在 CK+/CK- 長度 +/-500 mil 的區間內。

j11238 · 发表于 2016-11-2 13:15

学习了

hqh885198 · 发表于 2016-11-9 23:33

看芯片要求

lazybear · 发表于 2016-11-14 13:40

一般不需要，除非CPU的Datasheet特别指明。

taotongning · 发表于 2016-12-8 10:21

一般情况组与组之间不需要做等长，但也不能相差太远

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