DDR3单端走线阻抗和端接电阻问题

xiaoyu19890210 · 发表于 2016-7-6 13:08

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看到很多DDR3的指导设计都是要求单端走线阻抗为40欧左右，而端接电阻比走线阻抗还要小几个欧姆，求教各位大神，这是什么原因，基于什么考虑，如果有深入介绍分析的文档就更好了。。。万分感谢。

kobeismygod · 发表于 2016-7-6 14:00

建议你看下JEDEC的关于DDR的协议，termination的电阻阻值是有一定的范围的，在范围内选择效果最好的值就好了。

xiaoyu19890210 · 发表于 2016-7-6 15:29

kobeismygod 发表于 2016-7-6 14:003 ?7 G& M) [% C3 v
建议你看下JEDEC的关于DDR的协议，termination的电阻阻值是有一定的范围的，在范围内选择效果最好的值就好 ...

JESD79-3中只是基础的协议，实际运用中，为什么ddr2直接要求是50欧单端阻抗，端接电子也是50，而ddr3中很多都是要求是40欧左右？并且端接电阻比走线阻抗还要小些，想知道为什么，协议中没有交代这些。

kobeismygod · 发表于 2016-7-6 18:30

DDR2和DDR3的IO标准就是不一样的，至于终端电阻，信号线对地阻抗大小是怎么来的，可以看下SSTL_18和SSTL_15的IO规范是否有你要的答案。

ingwt · 发表于 2016-7-14 08:53

多负载导致的问题，建议值都是根据经验来的。要想可靠的控制信号质量，最好做仿真

xiaoyu19890210 · 发表于 2016-7-23 22:45

ingwt 发表于 2016-7-14 08:53
. E& D& W: u, s. ^0 U I. E多负载导致的问题，建议值都是根据经验来的。要想可靠的控制信号质量，最好做仿真

多负载导致的问题？可否再进一步解释一下？

xiaoyu19890210 · 发表于 2016-7-23 22:48

xiaoyu19890210 发表于 2016-7-23 22:45" ]6 c' r7 O6 `, V+ V
多负载导致的问题？可否再进一步解释一下？

好像有点这么个意思，因为我看数据都是要求50欧，只有时钟、地址这些要捅到多个DDR颗粒上的要求40欧。

jiadongliang123 · 发表于 2016-8-16 15:49

好，不错

kljy911 · 发表于 2016-8-23 14:05

超級狗发表于 2016-7-7 18:00
8 }3 v/ ]9 U8 y* L1 j7 G8 J沒光（Micron）的講法$ x7 t* W5 ~7 B
With a single DIMM placed at the end of the motherboard bus, the system is mat ...

有没有内存条阻抗的控制要求啊？udimm和rdimm的都可以，jedec上写的总觉的不是很全。。。

jing · 发表于 2017-11-15 10:40

学习

luhangzhousztcx · 发表于 2018-3-8 09:01

路过

gs850997871 · 发表于 2018-4-23 17:24

过来看看，，很想知道在数据线和控制线端接上拉电阻的作用。？

aixiaoye · 发表于 2018-11-6 11:54

学习下

litiejun118 · 发表于 2019-2-3 10:21

谢谢

dqwuf2008 · 发表于 2019-2-3 11:53

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