在FPGA内手动做Delay

Wenghezhong

1. 确定要delay的信号是时钟信号还是数据信号。
7 P& q/ m3 N+ w- l/ V如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。

/ A  x- i" a3 p  ]2. 如果是V5，可以用ODELAY
2 K2 x2 f( o+ j' T5 N
3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。
$ \$ @5 s) M1 E( K7 W' O
4. 如果以上条件都不满足，就只好用LUT搭延时链了。
. E, U3 U1 o) w如果不要求动态改变延时长度，那么就多次使用这样的LUT：
引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
6 }# U, v8 {7 s% l" v0 [: X) p  defparam    delay.INIT = 16'hff00;              
- l2 ?' K5 d9 ?' b( ?7 {& A' }  // synthesis attribute INIT of delay is "ff00";   
# v2 N+ e6 w8 b) l, O& h9 q5 t( x

- _3 `$ V) g) r8 n8 b+ l引用
* [: G/ u% X+ }% ?  LUT4_u0 : LUT4
  generic map (
     INIT => X"ff00")
  port map (
: ^! E2 y) u3 {# b2 r     O => delay_out,   -- LUT general output
     I0 => '0', -- LUT input
; Z$ n) x$ Y! I3 H     I1 => '0', -- LUT input
  i- _) _( J+ l/ y8 B6 Z2 [- G( Q% d     I2 => '0', -- LUT input
     I3 => delay_in  -- LUT input
  );

" Q; G  k' H& M$ V$ c! j: C. w$ `2 f5 T
! a) T4 g5 K  K
如果要求能动态改变延时长度，可以用这个代码
8 O9 p3 ]6 V* e, [

fish1352

感谢分享！！！
, x' e) c- i! P: Y; B7 g8 Q3 b