在FPGA内手动做Delay

Wenghezhong

' q. q& S5 |& I1. 确定要delay的信号是时钟信号还是数据信号。
4 W: W, N9 O1 M$ J8 }如果是free running的时钟信号，频率在DCM操作范围之内，要记得使用DCM做Phase Shift。
$ m3 X% h, M1 }& g
2. 如果是V5，可以用ODELAY

3. 如果有一个快速的时钟，而要做一个大于一个时钟的delay，那么可以用shift register。SRL16可以将一个LUT当16个Shift register使。
9 u7 s, o$ Z8 d2 p* |
1 f6 L& Z3 g. ?) R( ]4. 如果以上条件都不满足，就只好用LUT搭延时链了。
如果不要求动态改变延时长度，那么就多次使用这样的LUT：
( i$ r: E) f- U  W( I5 z: \引用
  LUT4 delay( .I0(1'b1), .I1(1'b1), .I2(1'b1), .I3(clk_in), .O(delay1) );                                    
9 U5 I' V' ?6 h+ s/ }# U  L3 v  defparam    delay.INIT = 16'hff00;              
  // synthesis attribute INIT of delay is "ff00";   
- K. N. F& ^9 b6 M" i! P

# a8 N$ ?9 _2 T7 x- U引用
  LUT4_u0 : LUT4
6 F2 w$ x8 B4 F1 r4 I0 P  generic map (
5 ]' O8 l$ ]0 H- P     INIT => X"ff00")
  port map (
     O => delay_out,   -- LUT general output
, o. Q" E; C( T2 ~2 Y3 v2 s; H0 Y     I0 => '0', -- LUT input
     I1 => '0', -- LUT input
7 o; t& d  \9 Q. ]     I2 => '0', -- LUT input
& K, T! o! P: K& k2 A     I3 => delay_in  -- LUT input
  );
2 J2 F6 R7 l2 F+ G# g

; _8 q" @  C5 I. A% `$ N8 q: E
如果要求能动态改变延时长度，可以用这个代码
5 ^4 {! I1 T7 G0 M# D/ F

fish1352

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