Intel 的Tapped routing 优势在哪里？/GDDR5仿真优化

樱桃海弥

" O1 ~3 @% F# q& h
( A, ^" v  N- VIntel 的Tapped routing 优势在哪里？/GDDR5仿真优化


, }4 V) ~9 }. `+ D* l

Tapped routing 优势在哪里？

& g2 j) h2 S6 D% \3 E/ Y

本期作者：愈延峰 ，秦真水，邵鹏，Amanda,李劲松，谭树杰，龚艳鸿，曹小华，Roder ，郑琪，欧阳，张吉权 ，郭永生，敌敌畏,毛毛虫...等 - h) w" }- e: C: J 他们来自：ZTE，浪潮特种计算机，IBM，Cisco，Nubia，承泰科技,汉普电子，浪潮服务器，Ansys，大唐微电子，烽火通信，迈普通信....等企业

名词解释：Tapped routing由intel公司2015年3月份提出，主要用在下一代处理器SKYLAKE平台,DDR4的走线方式。走线如下图方式：

微信群"SI-list 中国【1】"聊天记录如下:

—————  2016-5-23  —————

yu 上午10:02
9 Q  G2 H. e& E, h7 M' B

yu 上午10:05
Intel tabbed traces效果分析[微笑]just so so, 打算下月申请做个测试板。群主是不是免费哈[微笑]。所有测试结果全公开

5 p% m* b9 K4 X" F) Z8 h5 v: R1 }" F

李黎明 上午10:07
6 l. Z# n6 x2 z9 W7 Y可以考虑比较下。。。[呲牙]
. J9 q' B/ q+ C9 e: ]
% ~3 r6 b3 L% F6 r# T8 m, ]0 V

晓月独赏梅 上午10:07
@yu [强]
* G' F/ T1 |8 m1 d2 U9 S) U

晓月独赏梅 上午10:07
$ L) p" d7 h, n* I/ p这个可以有
- @2 y' a" w/ Z4 X( |9 F; q
1 P+ |1 h) A* D8 i8 {- T0 H; g3 d6 [; a

邵鹏 上午10:08
: G& }2 f* w- R8 |0 Q@yu 那个TabRouting就是Intel拿出来吓唬人的东西。没啥好处，还增大串扰。很早以前我只是定性判断过。你能给数据最好！[强]

Amanda 上午10:09
当时不是这个就号称能减小串扰么？
. d9 F" p: X( Y! j% E. p) l
8 E: X  f0 \/ w5 y4 X$ {3 w9 G

Colin 上午10:11
6 A9 r6 W& S# r7 }: {3 H不是减少串扰的把，是减小线宽突变带来的振铃
+ R. C# j) K- W1 a  c
. e4 w3 s: T, l+ b3 t

Colin 上午10:12
串扰会不会增大不知道，没研究过
$ X; [+ w# U) B

yu 上午10:13
+ d# A9 U3 _; Q4 W@邵鹏 [微笑] intel的东西不拿出坚实的数据，大家不敢不服从，除了我[微笑]

) A7 P/ z: u; F! C& j: j

Colin 上午10:14
4 d5 K( @9 f/ z5 W@yu 期待测试数据
2 L$ }/ H: l; z! i4 v- P

eletan 上午10:14

5 z1 X& Y: C+ n. G5 b5 o" Z
9 c! C. ?" t2 s0 w6 O; @5 @

Amanda 上午10:15
5 e  Y5 s5 V: N  V8 Z+ F

eletan 上午10:15
) O6 _  _4 H) }9 t1 d  }% D9 ?这是SPI总线的实测波形，是什么原因导致以及通常有什么措施去抑制呢
4 }8 c& k& G8 @! [& e+ l0 y0 n
* ^$ J2 Q: H" z( K" g* ]* j

eletan 上午10:16
% P- P/ x# p4 V, E; X3 H9 I蓝色线即使在高电平或者低电平，也随着紫色时钟信号也规律性的出现波动

9 Q4 _6 I& w0 r

eletan 上午10:17
  U$ D) Z/ m' W绿色的使能线，低电平出现同样的纹波
- p/ }$ X% o" j9 V
4 s( d/ p8 w6 S8 y

Colin 上午10:17
1 C1 k4 m! x* w@Amanda 怎么减少fext?原理？

, d* m, ?. G1 K) ?' h6 z4 N5 Y

yu 上午10:17
@eletan 示波器接地要保证好，另外也可注意别用过于宽带的示波器；如果这些注意后还是如此，和芯片上升沿太徒有关。谁让工艺提升太快呢[微笑]
6 x  R/ z! Z. N$ ]' s: B
8 x7 }7 N% b2 B6 S1 X9 v; x

邵鹏 上午10:19
@eletan 你这应该是明显的阻抗不匹配引起的振铃

eletan 上午10:19
" q: }0 f7 L7 j3 _@yu 蓝色MOSI和跟随紫色CLK同步出现纹波，这种是什么原因？电源滤波？
, g* i1 X+ C+ {/ \; H

eletan 上午10:20
+ g& i- r. J/ t3 J8 d, v. N串的电阻由0欧换成33欧，明显变好，但是这种同步出现的纹波依旧存在
% ~" R: D- k, N  \, A
' J% h; `: n4 M6 l6 h" B

eletan 上午10:21

# ^' D" u9 a8 B$ Y

邵鹏 上午10:22
@Amanda Intel的论文有时为了强调某种效果，在分析数据时故意忽略掉一些不利因素，以突出它的结论。但现实使用中往往不像它宣称的那样。
8 i$ Y2 }8 T: Z0 R9 b
$ s2 s, \% b# o' w" e% o0 H

yu 上午10:23
不光是Intel,太多的人为论文和专利那样做[微笑]
# }& `, I) s8 g/ M% m8 u

yu 上午10:24
  H6 h: S1 j! i' Q# S@eletan 用低带宽探头测一下地弹

邵鹏 上午10:24
@eletan 抱歉，蓝色波形和紫色波形我没看出相关性。蓝色波形有它自己的问题。

  q  t+ \. U/ f7 U  ~

eletan 上午10:24
8 T7 O$ N- ]$ d是不是他俩走线靠太近了，最近的距离0.3mm，大多在0.4~0.5mm间距

* L1 F0 [9 H4 |- j: {' d) H3 k

邵鹏 上午10:24
4 B/ {, r) Z7 C, _3 q电源肯定有纹波
2 ]; [8 O* t/ }

eletan 上午10:25
/ v3 \/ E% u: _' P4 }3 [0 c
2 ^3 m0 M" K, {6 m

eletan 上午10:25
就蓝色的高电平也会出现纹波，恰好出现在CLK的跳变沿

1 ~; i" B4 z: j" L

eletan 上午10:26
) E+ b0 Y: d/ y* w0 k$ Z$ g+ W1 dCLK一上升，蓝色就被拉下一点然后反弹，下降则相反

邵鹏 上午10:26
@eletan 看到了，蓝色不翻转的时候，随红色沿跳动
9 y6 Y* O# i7 n+ a/ A9 ]9 a1 Z2 ~

eletan 上午10:26
对
4 _% F" w6 @6 E6 E

邵鹏 上午10:26
这应该是FEXT
* e  g/ F6 k- L% z, Z! }' b  K

eletan 上午10:27
就这个情况，真的是电源不好？
* Y% e( t& g6 c+ ]. L  q1 s

邵鹏 上午10:28
你所有的波形在1，0电平期间抖动，这是电源噪声特性
+ H6 Q7 b1 U5 x5 J
2 X% g# i2 N2 [' }9 g$ p

邵鹏 上午10:29
: I0 J+ i1 l& [6 Q9 Q  H# N( C# {蓝色随紫色沿跳动，而且极性相反，这是FEXT
! H; x. ?* B2 K8 }
% M2 G: F) e& h  q* k& `6 F( _

eletan 上午10:30
4 w; A# p& \7 \& m$ s. A实则电源纹波在19mV以内
! e# a& p. v7 ~
+ p, a5 @6 I/ T" V9 o4 c& }/ s

eletan 上午10:33
@邵鹏 @yu 非常二位感谢指导
5 M% X+ z6 F  }: [1 O" A
7 |/ n3 d/ j( l% i

Colin 上午10:34
8 E) j" m3 |) G: Q$ @3 g可不可以视作ssn来解决?这与纹波关系其实不成直接关系[微笑]
8 R3 \& p7 c( Y) Z) b1 w8 R2 }% d( ^! V

Amanda 上午10:37
@Colin intel的观点是采用tabbed routing，互容会增大，但是互感仍然保持不变，所以可以改善fext
4 Z+ C7 G. x$ }; @

邵鹏 上午10:38
/ ?7 O2 t" T2 S@eletan 看绿色信号的噪声似乎不止19mv

( z  G6 x& m9 [' @7 b

eletan 上午10:38
: q& A5 ~1 F4 a3V3电源
# }1 K' x) m" o

Colin 上午10:39
@Amanda 可是，互感也是随着耦合长度增加的呀

* \2 l+ j: i, h" v! v2 a/ N9 t

毛毛虫 上午10:39
@eletan 你不要同时测SPI_CK和SPI_MOSI信号，你只用一个探头测SPI_MOSI信号，这时候看看在高或低电平的时候还有没有这种和clk同频的noise，有的话就是FEXT，没有的话就证明是示波器接地引脚引入的noise

Colin 上午10:40
0 l; i4 t: L3 A& b  l而且互容增加forward应该更大吧

Colin 上午10:40
% a5 T' t1 g* ~7 E7 F6 p[呲牙]

邵鹏 上午10:40
# P# |3 M4 p. H3 l@Amanda 他们忽略了，当最TabRouting时，自感不变，但互感增加
/ [4 `- Z& P1 g
( F& A: p! T+ P$ W; g$ a; {

Colin 上午10:41
所以我认为tabline应该主要目的不是改善串扰
; F+ J/ f4 d0 }+ J2 c
  y" v( l/ W' }6 B2 f: w& D$ o

Colin 上午10:41
% D% A2 V3 o( d- T$ E/ I补偿突变走线的阻抗变化还是有可能的
- z' t4 V, o" v; S2 O, {& Q
, \; ^% A, Y- e5 o& U9 r3 X

Amanda 上午10:42
我更正一下，intel说的是互容显著增大，但是互感增大不明显
# }$ |% o, W) i" D

Colin 上午10:43
那这种线是用于微带吧，实际确实在一定频率范围内互感互容体现的感抗增加速度是互换的

Amanda 上午10:44
fext由两部分组成，容性和感性，对于不均匀结构，一般是感性大于容性，所以增大容性应该能一定程度上改善fext。但是改善多少，这个tab routing效果到底有没有，有多大，这个就没验证过了

% P( s% n$ o4 F! J

Colin 上午10:44
2 n# z" [; B0 Z1 C) Y1 C. x9 f0 q一定范围容大，一定范围感大
5 Z9 _6 b- I. k0 J
9 L- C. z5 t' G- `2 U

邵鹏 上午10:45
7 y0 b0 I% g: e4 D: Z@Colin 对，TB的初衷是在保证信号安全下，改善阻抗，增大布线密度
( G5 h: N  N' H  J9 l  x! t

Amanda 上午10:45
我觉得应该是用在微带上

Colin 上午10:45
5 U2 e3 w' a& ~$ k6 P1 n0 S5 `1 |而且互容大，会对fext变差做贡献才对呀
9 e8 u/ X! K" i5 D8 O, }( F  Q: ~1 m
- G/ ?% k2 K7 }  e3 i7 W

Colin 上午10:47
一般改善fext都是减小互容补偿互感，特别是奇模情况下
7 F& a4 d" G0 A" U
) T# ]: p7 X# H$ J+ ~9 g, m

Colin 上午10:48
5 e/ X8 A) L$ b@邵鹏 我认为这种线对振铃还是有效果的，串扰不好说，用在带状上应该不错[偷笑]

9 J+ X9 z+ p+ l- o

yu 上午10:55
8 G4 r& p- t/ Z/ x: b/ RIntel tabbed trace用于控制表层芯片出线密集过渡段因线宽细同而引起的阻抗上升和降低线间耦合，有些效果，只是just so so[微笑][微笑][微笑]
+ S; ?# L+ I- J* p
  I; y1 `! U+ D* T2 `( c, }& g

Gavin 下午12:11
* n3 S5 c" X( h: s% w0 o8 r* `+ y0 h任何规则都是有前提条件的，弄清楚其应用的背景才能有作用，不然是看不到效果的

4 c& n% k7 m: t+ \

GDDR5仿真优化

敌敌畏 下午4:11
请教大家。hspice中，眼图用的时钟激励源带抖动的用哪个源，pu？，带不了抖动？

Andy Cao 下午5:48
请教大家一下，ddr的die和rank有什么区别
! t: v+ B' L( J# I8 e) h

Rodger 下午5:52
一般凑够64个io就是一个rank
4 h" l! q6 C; @: L( A  A
& E6 V' |1 B9 g# p

Rodger 下午5:55
. }: n3 t' g0 ~0 j; E3 n* M64个DQ，说错了

; ]% j/ l6 r1 M. b# `$ F, U8 [1 T

Andy Cao 下午5:55
那怎么理解一颗芯片有多个die
$ t! l9 v4 L4 z0 W

yu 下午6:00
Rodger和您解释清楚了

  f8 A9 V# P  _3 c4 P) O

yu 下午6:03
颗粒厂家很少作64位宽的die,因此应用上需多粒拼接。如果是8位的，则要8粒拼成64位。

yu 下午6:05
. D2 N5 p# O2 ~  Z$ \" eGddr5位宽128位。

+ d6 A8 o: U/ c+ o' s

yu 下午6:06
颗粒厂家通常只做4，8，16的

' z& T; {' r+ a

yu 下午6:08
现在还有512位宽的。如何办？这就是rank的工作[微笑]
- N& G2 @% w/ H
7 ~/ {! n# x& u1 ?$ v

Andy Cao 下午6:08
8 b4 ^& H* x: X谢谢@yu 大师，128位是不是得8颗16位gddr5组成，而单颗gddr5颗粒里面有2个die，可以这样理解吗，大师
: Z  K& m9 j: W! N/ T& p

Andy Cao 下午6:10
现在我们测试GDDR5，ck波形非单调，而WCK的波形是好的
4 A. w2 W) R8 a4 Q$ B
( Y9 E. }* ~! m  ]% _6 f

Andy Cao 下午6:11
! |! L6 H6 e- }3 w这是啥原因

yu 下午6:12
Rank不等于Band

yu 下午6:12
Bank
4 M* ^- ~. z" [' r* |
/ ^# N* ]/ v3 }: r  j8 n( t9 ]

qzheng 下午6:14
好漂亮的波形

24k纯丑 下午6:16
/ ?0 C6 y1 ^7 i好有钱的示波器

24k纯丑 下午6:17
- {* Z* X& E- O- J3 g& t没有测试到末端会有比较大的影响
& j2 k6 q# x2 v& X6 f: \2 k1 `
9 {6 ^3 A5 P3 o. s, c% x4 ~# X  n+ m% S

Andy Cao 下午6:18
& M0 u# P  V" Y/ D1 H; t; f啥原因呢，为何2GH的WCK没问题，而1G的CK有问题？

Andy Cao 下午6:18
! n" O& P3 z! y6 k; M( o都是点对点
/ n- V/ V5 M8 [! K9 ?  d$ |
* k" V% ~) A/ p1 |+ ]" h1 w

Andy Cao 下午6:19
! q# x6 B7 k' |GDDR5 CK波形问题请教
BCM88370 到memory，memory末端60ohm电阻上拉到1.35V，60ohm电阻靠近memory放，在底层电阻pad
上抓的波形，其中memory贴在顶层，其中板厚140mil，CK波形出现非单调，而同组WCK波形是好的，只是WCK内部做了60欧姆端接，WCK在memory侧过孔上抓的波形，CK的走线和WCK类似，就多了外部60欧姆的上拉，且电阻pad离CK过孔仅30mil距离，这是什么原因啊，仿真弄了老半天都无法复现出测试波形单调问题
4 B% T3 i1 }/ Q1 B" K
6 H) t# B' u- C1 y( y, C

Andy Cao 下午6:19
再发一下ck测试波形
1 Z/ V- ]  w: }2 m6 M9 L
0 f7 _) G6 c* x

24k纯丑 下午6:20
咋只有上升岩有？
: m" y% E" {% C) t* ]: C6 Y
) S/ \& B2 ^1 n0 {% \

24k纯丑 下午6:23
这下好玩了

4 H8 y# t& ?8 G1 `% t' Y" I+ T

qzheng 下午6:34
触发怎么设的

张吉权 下午6:54
: k4 w% Y7 F9 d3 R3 M2 ^触发的设置会影响上升延的回沟么[疑问]
, J! I+ A8 H0 t' i0 I
( T! @- X8 G3 h+ h

qzheng 下午6:57
不影响

6 v6 Q" X, R4 f6 C/ c

qzheng 下午6:58
只是换个方式测波形，判断实际波形样子

. q& R: G/ ]' g$ i( @$ V

郭永生 下午7:45
0 p  L- ~" |% D2 y- @1 t@andy Cao 你把波形拉伸，看下是不是上升沿快过下降沿
0 |6 S. B1 \6 t3 g) B6 |+ L

郭永生 下午7:47
6 C" r0 D5 F4 a从波形顶部形状和底部形状来看，上升沿输出时，内阻较小，驱动较强劲，比下降沿冲的多一些

邵鹏 下午7:48
@Andy Cao 在源端加个22的串阻
! K  J; F* P5 |  ~3 }" m

郭永生 下午7:53
% @# j& g9 S9 L( @" S. [" i7 X回沟持续的时间，跟你测的位置还是大致温和的，从颗粒端反射回来的。下降沿其实也有影响，后半部分波形明显变缓了。

: l. G+ i* L9 k

Andy Cao 下午7:54
# O; A/ \2 T6 z. E% ?" M$ F好的明天试试，谢谢
1 m1 v7 ]& k% l7 q2 j* U2 B6 P! @
) [5 f9 H: E2 ^. x) H& C# N( Y( \

邵鹏 下午7:55
. a2 T# V0 m/ C# N或者像@汉普SI-郭永生 说的，降低驱动强度，GDDR的驱动强度是软件可调的

郭永生 下午7:56
能降低驱动强度，这个回沟就掩盖掉了，看能调整不
0 ]7 y/ }+ v/ f

郭永生 下午7:58
3 x7 i+ \" F& P1 u) I+ t5 i4 ?$ p@Andy Cao 你可以对比一下，上升沿和下降沿初始一段的斜率，验证一下前面的推测，后半段时间已经受到影响，不要计入[微笑]
7 ?+ d* ]  Y1 `& `- @) h
2 w9 _4 h1 c. M/ n3 H' u

Andy Cao 下午8:18
9 t, h/ P" s3 F* R2 q$ z" I+ H7 |gddr5看不了测试代码

. u! @, w* D7 U+ h

Andy Cao 下午8:20

: e4 g' I! t0 Z' k1 a6 ~- Y

Andy Cao 下午8:21
8 n! R/ p' c; U% w5 [这是仿真的波形

邵鹏 下午8:23
@Andy Cao 方便把IBIS模型发给我吗？

敌敌畏 下午8:23
@Andy Cao 你的上升沿和下降沿时间不一样，下降缓慢

4 ~# X5 c9 ?7 c, p5 O  p9 h" p

敌敌畏 下午8:23
缓慢的下降沿看不出台阶，上升沿快，台阶明显
3 a; z* `+ K/ s# l% T: x. n
" C& s9 Y* z8 N. P

敌敌畏 下午8:24
在软件里，上拉比较小，下拉值比较大

5 m1 [; p; ^! ?: z; v7 J& h! C

敌敌畏 下午8:25
3 f) G# U; k5 H所以上升下降不一样，这是根据波形的猜测，验证猜测就是去看代码
5 ?' D7 @. j% S' D

Andy Cao 下午8:26
看不了代码呀
3 H# w+ x8 j1 F
7 ^) t, N! r7 z7 K7 y6 v1 T1 E/ l

敌敌畏 下午8:27
所以，解释现象就是我说的
8 y3 g1 A) U9 X8 J4 W; Q

24k纯丑 下午8:28
目测两个沿差别不大，有这么明显的沟？

& Y% K, Q; C9 Z4 i! D

Andy Cao 下午8:29
1 V6 V* I+ c6 X4 `; j, n: y, f两边加了基板走线

0 f2 K$ X( E; \# I

敌敌畏 下午8:30
  @: Y0 f% k8 r1 s: F上升沿不到一百，下降目测在两百到三百

敌敌畏 下午8:32
# o9 k* e; [, w: J5 `用上拉34或者40的，下拉60的的模型试试仿下

* B) |7 S8 O0 g7 ]+ z" s( y

郭永生 下午8:34
@Andy Cao 你这仿真波形吻合的够可以的了，测试也会引入一些电容

- U9 _4 c+ t% }) ^( t

Andy Cao 下午8:34
问题是，我现在没法解释WCK波形为何没有台阶，而ck有
1 @/ I! e5 ~' e$ S+ t! }7 k

郭永生 下午8:36
前面提了，这个台阶是颗粒那边反射回来的，颗粒端应该没有
! K9 A7 G0 j  k

敌敌畏 下午8:36
基板模型是去参数的还是spice
# O8 m) L. |& L4 L' U8 }

Andy Cao 下午8:36
spice@敌敌畏 
8 |; P$ j$ o8 `/ g

敌敌畏 下午8:36
4 c6 ~6 b2 @, q. _  ~spice就对了，
- V3 ?: p4 M1 S( C, }5 s/ S1 ^
7 i0 C- R! ^* k/ T

敌敌畏 下午8:37
看不到台阶，我现在也是这样的问题

# {8 B6 P' d, V4 J

Andy Cao 下午8:37
( I) ?/ x0 c6 r% t上图是仿真的wck波形
+ K! K8 Y  _0 g
5 _% Q1 M8 a+ n; h$ d

敌敌畏 下午8:38
测试的呢

Andy Cao 下午8:39
上图是测试的
, G- j9 F( C- M* X6 [# k$ ]/ e

敌敌畏 下午8:39
7 N6 q* d8 c8 |4 F. p; L7 [搞不来了，我是用spice,仿真结果没台阶，和测试对的有问题，实际测试就是有台阶，

敌敌畏 下午8:40
测试的有一点点台阶
1 A* F6 y) e. m* _

敌敌畏 下午8:40
不明显

: k' @4 y6 w5 d$ y

敌敌畏 下午8:41
这个测试和仿真幅度貌似也不对

8 ^+ C. w2 F& T* J4 Y. D

郭永生 下午8:42
@Andy Cao wck在内部端接，没信号反射回来，测试不受影响。CK外部端接，颗粒会反射，影响你测试。这个解释够合理吧[呲牙]
/ R7 [/ Q% w* u0 i# a, _. N) E

郭永生 下午8:43
) W, z8 l* V  J6 J0 k/ X那个台阶100PS左右，反射长度上跟你距离颗粒长度吻合

. ]9 t5 p0 D6 S1 P2 r

敌敌畏 下午8:44

& |; F3 }8 w# c& V@汉普SI-郭永生 我推翻你[呲牙]，不反射，信号幅度会很小o
0 }" `8 T* g5 P8 @6 J

郭永生 下午8:47
, O9 v/ F- t$ }, b去掉接收端，加个电阻，看下幅值吧
& b7 x6 b2 I* h% R
; y- c% T7 ^; [8 I3 y( v

qzheng 下午8:48
还是看看模型吧，

1 Q* ?5 d, u5 a7 @( \

qzheng 下午8:48
& W. p) q5 C3 ?" j9 o把那几条线看看

0 {7 K4 n+ @+ ?4 `& O

qzheng 下午8:49
7 e1 _- t5 o2 J% [如果没啥问题仿的就是正确的，模型里面没有的信息你也仿不出来
7 V. ^2 \5 T4 t" v: ]' K
6 [" B" V( O( R/ g: G/ G

Andy Cao 下午8:50
好的，谢谢大家
  W. j* d' F+ k

郭永生 下午8:50
" R3 ^  Y1 E; {; z3 A. J  k7 `@Andy Cao 仿真去掉过孔和颗粒，你看看台阶还在不，验证很简单
0 V, j# M5 M7 T* u7 g

Andy Cao 下午8:51
过孔我是一起抽的
( t3 m8 N9 U$ Y2 S
+ ]6 o) n  n8 `. c

Andy Cao 下午8:52

bingshuihuo

图片都看不到奥

chizexin

图片全看不到。看过intel的paper,真实效果待验证。

小王同学

:)

coldwind

感谢分析~~~~~~~~~~~~