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EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Altium Protel论坛 › 快要被Altium 的 “has multiple names”弄疯了
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快要被Altium 的 “has multiple names”弄疯了

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SENA

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1#
发表于 2016-3-9 17:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
哪位大神过来看看啊，这altium真让人受不鸟了。
; s9 V2 r4 ?) d9 o% v  J8 @, P$ `最近自己画个图，用层次原理图进行的设计，其中还使用了 harness，结果一编译就出警告“has multiple names”，也不知道哪里出了问题，改了好多地方，包括工程设置，也都不行，上网上查找的方法也不管用。5 R  Q" x6 l- `8 _8 |8 O
4 f3 g9 |7 Z/ y8 l/ n/ b: c

8 P  \5 k+ _  qClass        Document        Source        Message        Time        Date        No.  c/ m* V# T) i
1 P5 a( |1 P* Q
[Warning]        TOP.SchDoc        Compiler        Nets Bus Slice CONF_FLASH_A[24..0] has multiple names (Net Label CONF_FLASH_A[24..0],Net Label CONF_FLASH_A[24..0],Port FPGA_CONFIG.CONF_ADDR[24..0],Port FPGA_CONFIG.CONF_ADDR[24..0])        17:49:14        2016/3/9        29
, E) u+ [# O: V: i4 U[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Bus Slice CONF_FLASH_A[24..0] has multiple names (Net Label CONF_FLASH_A[24..0],Port FPGA_CONFIG.CONF_ADDR[24..0])        17:49:14        2016/3/9        30; }3 O/ b: `, z
[Warning]        TOP.SchDoc        Compiler        Nets Bus Slice CONF_FLASH_D[15..0] has multiple names (Net Label CONF_FLASH_D[15..0],Net Label CONF_FLASH_D[15..0],Net Label CONF_FLASH_D[15..0],Port FPGA_CONFIG.CONF_DATA[15..0],Port FPGA_CONFIG.CONF_DATA[15..0])        17:49:14        2016/3/9        31' W8 n/ F- l0 {; j: m% \  a
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Bus Slice CONF_FLASH_D[15..0] has multiple names (Net Label CONF_FLASH_D[15..0],Port FPGA_CONFIG.CONF_DATA[15..0])        17:49:14        2016/3/9        32, `, Q8 u6 H5 x0 i; K5 k! L
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A0 (Inferred),Net Label CONF_FLASH_A0,Port FPGA_CONFIG.CONF_ADDR0 (Inferred))        17:49:14        2016/3/9        33% {( i' e$ ^) x- |4 ]! u
[Warning]        TOP.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A0,Net Label CONF_FLASH_A0 (Inferred),Net Label CONF_FLASH_A0,Net Label CONF_FLASH_A0 (Inferred),Port FPGA_CONFIG.CONF_ADDR0 (Inferred),Port FPGA_CONFIG.CONF_ADDR0 (Inferred))        17:49:14        2016/3/9        34
/ M) ^1 Y+ ?2 F. y2 T[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A0,Net Label CONF_FLASH_A0 (Inferred),Port FPGA_CONFIG.CONF_ADDR0 (Inferred))        17:49:14        2016/3/9        35/ J0 ~8 M& ]+ s3 Y! t$ I
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D0 (Inferred),Net Label CONF_FLASH_D0,Port FPGA_CONFIG.CONF_DATA0 (Inferred))        17:49:14        2016/3/9        36/ N9 \1 ]) y1 J" D
[Warning]        TOP.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D0,Net Label CONF_FLASH_D0 (Inferred),Net Label CONF_FLASH_D0,Net Label CONF_FLASH_D0 (Inferred),Net Label CONF_FLASH_D0 (Inferred),Port FPGA_CONFIG.CONF_DATA0 (Inferred),Port FPGA_CONFIG.CONF_DATA0 (Inferred))        17:49:14        2016/3/9        37
( q4 N, J! q, g8 n3 }7 M8 k[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[0]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D0,Net Label CONF_FLASH_D0 (Inferred),Port FPGA_CONFIG.CONF_DATA0 (Inferred))        17:49:14        2016/3/9        38
: L; I2 n4 G: p( D2 x[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A1 (Inferred),Net Label CONF_FLASH_A1,Port FPGA_CONFIG.CONF_ADDR1 (Inferred))        17:49:14        2016/3/9        392 i8 F& T  ~' t1 u( @8 Z2 R2 U, J
[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A1,Net Label CONF_FLASH_A1 (Inferred),Net Label CONF_FLASH_A1,Net Label CONF_FLASH_A1 (Inferred),Port FPGA_CONFIG.CONF_ADDR1 (Inferred),Port FPGA_CONFIG.CONF_ADDR1 (Inferred))        17:49:14        2016/3/9        40
: e5 V6 r0 Y1 s/ q. e8 \- c! G: F# f[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A1,Net Label CONF_FLASH_A1 (Inferred),Port FPGA_CONFIG.CONF_ADDR1 (Inferred))        17:49:14        2016/3/9        41  R9 K% z/ V4 t6 ?8 r
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D1 (Inferred),Net Label CONF_FLASH_D1,Port FPGA_CONFIG.CONF_DATA1 (Inferred))        17:49:14        2016/3/9        42* x$ X) a2 D: F0 W; A' f
[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D1,Net Label CONF_FLASH_D1 (Inferred),Net Label CONF_FLASH_D1,Net Label CONF_FLASH_D1 (Inferred),Net Label CONF_FLASH_D1 (Inferred),Port FPGA_CONFIG.CONF_DATA1 (Inferred),Port FPGA_CONFIG.CONF_DATA1 (Inferred))        17:49:14        2016/3/9        430 a' d4 t* H% `5 ?
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[1]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D1,Net Label CONF_FLASH_D1 (Inferred),Port FPGA_CONFIG.CONF_DATA1 (Inferred))        17:49:14        2016/3/9        44
+ W* W; y, U7 l% l' e' F% {[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: EN has multiple names (Net Label EN1,Net Label EN1,Net Label EN1 (Inferred),Net Label EN1 (Inferred),Port EN_A1)        17:49:14        2016/3/9        450 ~2 A/ j% f% w! n% H. L6 W+ a
[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: L_IN has multiple names (Net Label L_IN1,Net Label L_IN1,Net Label L_IN1 (Inferred),Port L_IN_A1)        17:49:14        2016/3/9        46# X) f- k8 T- `/ k# H; H# F' o
[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: POWER_OUT has multiple names (Net Label POWER_OUT1,Net Label POWER_OUT1,Net Label POWER_OUT1,Net Label POWER_OUT1 (Inferred),Port POWER_OUT_A1)        17:49:14        2016/3/9        47
0 \( z! x7 f9 W% c  c[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: R1C has multiple names (Net Label R1C1,Net Label R1C1,Net Label R1C1 (Inferred),Port R1C_A1)        17:49:14        2016/3/9        48
& ]5 ?& t% Q! J- q) y4 x  e[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: R2C has multiple names (Net Label R2C1,Net Label R2C1,Net Label R2C1 (Inferred),Port R2C_A1)        17:49:14        2016/3/9        49
; L1 w8 I1 c: X( a[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: RFB has multiple names (Net Label RFB1,Net Label RFB1,Net Label RFB1 (Inferred),Port RFB_A1)        17:49:14        2016/3/9        50+ G, K; a- X3 r; `
[Warning]        TOP.SchDoc        Compiler        Nets Element[1]: SS has multiple names (Net Label SS1,Net Label SS1,Net Label SS1 (Inferred),Net Label SS1 (Inferred),Port SS_A1)        17:49:14        2016/3/9        51
6 T& X1 T5 N" }[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A2 (Inferred),Net Label CONF_FLASH_A2,Port FPGA_CONFIG.CONF_ADDR2 (Inferred))        17:49:14        2016/3/9        52+ T7 T8 E/ {6 v  X. W
[Warning]        TOP.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A2,Net Label CONF_FLASH_A2 (Inferred),Net Label CONF_FLASH_A2,Net Label CONF_FLASH_A2 (Inferred),Port FPGA_CONFIG.CONF_ADDR2 (Inferred),Port FPGA_CONFIG.CONF_ADDR2 (Inferred))        17:49:14        2016/3/9        53- T& L, l+ I) W0 H- b  y
[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_A has multiple names (Net Label CONF_FLASH_A2,Net Label CONF_FLASH_A2 (Inferred),Port FPGA_CONFIG.CONF_ADDR2 (Inferred))        17:49:14        2016/3/9        54
7 K; d4 W9 y5 S% i4 T[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D2 (Inferred),Net Label CONF_FLASH_D2,Port FPGA_CONFIG.CONF_DATA2 (Inferred))        17:49:14        2016/3/9        55
1 M  i6 X6 _4 K) c[Warning]        TOP.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D2,Net Label CONF_FLASH_D2 (Inferred),Net Label CONF_FLASH_D2,Net Label CONF_FLASH_D2 (Inferred),Net Label CONF_FLASH_D2 (Inferred),Port FPGA_CONFIG.CONF_DATA2 (Inferred),Port FPGA_CONFIG.CONF_DATA2 (Inferred))        17:49:14        2016/3/9        56
0 s( @  V8 A; t[Warning]        FPGA_CONFIG.SchDoc        Compiler        Nets Element[2]: CONF_FLASH_D has multiple names (Net Label CONF_FLASH_D2,Net Label CONF_FLASH_D2 (Inferred),Port FPGA_CONFIG.CONF_DATA2 (Inferred))        17:49:14        2016/3/9        57
1 M- i5 ~1 M( D2 R" [( D0 V  f$ L4 ^: b
0 k$ k( @9 \; L6 ~

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EDA365微信号及QQ群号！
戴草帽的王子666

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发表于 2019-9-10 19:02 | 只看该作者
has multiple net警告的解决办法！
, x: A8 y1 Q+ a2 C% ?

QQ图片20190910172438.png (112.94 KB, 下载次数: 22)

has multiple net警告的解决方法

has multiple net警告的解决方法

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wanghanq

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2#
发表于 2016-3-13 15:47 | 只看该作者
一堆告错文本不如上传一个完整案例，方便网友参考学习...

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xfreestar

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3#
发表于 2016-3-14 23:14 | 只看该作者
CONF_FLASH_A[24..0],FPGA_CONFIG.CONF_ADDR[24..0]
3 {9 P( E$ f: a+ b1 z! z& N! r5 h& x9 b9 y网络标识名称不一样啊！

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ttgoer

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4#
发表于 2016-3-15 09:48 | 只看该作者
你没有写harness名字，都是用的默认的harness吧

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SENA

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5#
 楼主| 发表于 2016-3-18 14:54 | 只看该作者
找到原因啦。晕死，好像是因为HARNESS 必须得成对应用。我刚开始画原理图的时候，只在sheet_adc中使用了一个，与它配对的那个没放，结果就出错了，后来都给匹配了就好了。altium 还是有一些不太好用的地方。再比如说没有差分总线功能，不能单独修改花焊盘，多通道设计序号不能从0开始等等。希望能越来越完善。

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ttgoer
可以修改花焊盘，DESIGN RULE用法没吃透。  详情 回复 发表于 2016-4-6 14:25

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ttgoer

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6#
发表于 2016-4-6 14:25 | 只看该作者
SENA 发表于 2016-3-18 14:548 p, k: C$ ?+ g$ W4 ^' G& O6 a
找到原因啦。晕死，好像是因为HARNESS 必须得成对应用。我刚开始画原理图的时候，只在sheet_adc中使用了 ...

# z; R8 q' |  k! y可以修改花焊盘，DESIGN RULE用法没吃透。' F" m+ q! |7 ~& t0 Q

点评

SENA
使用rule是批量修改，这个是知道的。但是不能对每一个焊盘都设置一个规则吧，这样也太麻烦了。mentor里面可以手动修改，想改哪个就该哪个，并且是对设置规则覆盖的。  详情 回复 发表于 2016-6-8 21:45

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SENA

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7#
 楼主| 发表于 2016-6-8 21:45 | 只看该作者
ttgoer 发表于 2016-4-6 14:25# ~+ ^2 A: E( B: R
可以修改花焊盘，DESIGN RULE用法没吃透。

! [" N, Q3 F  m) W3 J  J. w4 B使用rule是批量修改，这个是知道的。但是不能对每一个焊盘都设置一个规则吧，这样也太麻烦了。mentor里面可以手动修改，想改哪个就该哪个，并且是对设置规则覆盖的。

点评

小翼虎
可以在CLASSES里面自定义PADCLASSES，再建立规则去定义连接方式。  详情 回复 发表于 2016-10-21 14:30

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小翼虎

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8#
发表于 2016-10-21 14:30 | 只看该作者
SENA 发表于 2016-6-8 21:45
- T* R3 _/ O' A0 F使用rule是批量修改，这个是知道的。但是不能对每一个焊盘都设置一个规则吧，这样也太麻烦了。mentor里面 ...

5 `: K$ W) Z1 j0 m8 ?2 |可以在CLASSES里面自定义PADCLASSES，再建立规则去定义连接方式。: F3 L2 R) @- K7 Z' u

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