tDQSS和tDQSCK区别是什么？

kobeismygod

有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊

超級狗

' V# T; a, d6 C$ A2 b1 m
t_DQSS
DQS, DQS# rising edge to CK, CK# rising edge

' i. K6 w2 U4 I& mt_DQSCK
9 r7 U7 Q7 T/ n6 cDQS, DQS# rising edge output access time from rising CK, CK#
" p, `2 H/ i+ T( `& d
Data Strobe (DQS and DQS#)
$ E1 ^1 O9 i$ v* TOutput with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.

) O4 s& W9 ?1 L% d這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。

- p3 |/ m$ ]/ }  J5 a

kobeismygod

) N" v- n# m" C% U: W

超級狗 发表于 2016-3-9 16:26
9 q+ l4 Z, S. S2 F1 v3 MtDQSS
5 ^0 }, F8 ]* l6 A6 U# ^' i  `DQS, DQS# rising edge to CK, CK# rising edge

謝大神赐教。

超級狗

8 S* w: Y3 ^5 R8 g' C8 I' X

kobeismygod 发表于 2016-3-9 18:30
3 v. C6 A0 u7 I' u- u謝大神赐教。

這樣你就懂了？

* K$ |: v2 q4 L3 h
. }0 Q8 P# V% T1 A

kobeismygod

是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧

kobeismygod

kobeismygod 发表于 2016-3-10 09:32
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...

呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
/ A6 q3 v  u/ V; B, d/ f3 |( u

kobeismygod

kobeismygod 发表于 2016-3-10 13:38
5 `" D/ b* H! Y呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。

* @7 g. o/ _' D正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点
2 r  C, o% ~9 P: M9 Y9 x7 w

超級狗

kobeismygod 发表于 2016-3-10 18:05
$ J3 b# [* D# T; J+ T7 K1 X% B正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。

0 i" H: Q/ [+ S2 t一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
: O5 y0 A7 s- U1 X0 E5 e
提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？
) C+ G1 h9 \1 r: G

kobeismygod

超級狗 发表于 2016-3-10 23:39
我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。

一樣是從我貼的那幾句 ...

: m  s. P; k% T6 h9 O/ `  B难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。

jj9981

都是大神

Head4psi

kobeismygod 发表于 2016-3-10 18:05
+ H7 m5 {0 P) _1 N% I正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

5 Q0 {9 b& c2 i- @7 t/ L$ e, ?) N不常在這個版塊，既然看到了，就說明一下。

對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。

而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。
1 ~& o9 T# ?) ^+ B

kobeismygod

Head4psi 发表于 2016-4-1 06:52
不常在這個版塊，既然看到了，就說明一下。
+ m8 y% i" G. ]
對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...

谢回复，