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请教一个关于过孔与高速差分线之间的问题,坐等大牛!

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1#
发表于 2015-10-27 18:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1、过孔离高速差分线的距离当然是越远越好啊,那到底过孔离高速差分信号的最小距离是多少呢?
! ?$ r/ c8 C8 i) G) ?! L2、如下图中纵向上过孔的个数最多可以有多少个,即高速差分线旁边最多可以有多少个过孔?
4 x8 E& ?4 e& \0 C3、低速过孔是否对高速差分线没有影响,多高的速率可以认为没有影响?2 s3 Z1 m' ~; w, b
请大家各抒己见,谢谢!. y- E4 V! C! ]5 l+ [

2 w& x/ V# @  g/ v3 ~8 E  `, _7 T5 ~, {

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2#
发表于 2015-10-27 19:33 | 只看该作者
手機PCB上,差分線只需要上下左右包地即可,不太關注這些via。我認為差分線本身就是抗干擾設計,沒必要這麼刻意去保護。包地足够了

点评

上下左右包地,当然不用在意过孔啦!因为信号线和过孔之间用地给隔开啦!  详情 回复 发表于 2015-10-27 19:53

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3#
 楼主| 发表于 2015-10-27 19:53 | 只看该作者
woaidashui 发表于 2015-10-27 19:33
; p/ N/ |+ `3 c1 W# |# w手機PCB上,差分線只需要上下左右包地即可,不太關注這些via。我認為差分線本身就是抗干擾設計,沒必要這麼 ...
; l" E; P2 u, l+ \4 s3 |/ g8 C; F
上下左右包地,当然不用在意过孔啦!因为信号线和过孔之间用地给隔开啦!8 ~/ c% D( E$ F; j4 q7 T

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4#
发表于 2015-10-27 23:55 | 只看该作者
過孔如果指的是其它訊號,一般同高速訊號建議遵守 3L 規則3L Rule)。
0 l, u% R+ r2 j# `' x
( y( ~! {! G. a" j/ M+ \9 @0 s; P3 l這樣建議的常見於 USB 或 DDR 的應用上。- T9 j. |0 M% T% l

3 v. u8 p; i8 v5 A/ g, y+ n; X% ~8 M* f6 h6 Y

点评

3L规则具体指什么?  详情 回复 发表于 2015-10-28 09:31

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5#
发表于 2015-10-28 00:17 | 只看该作者
來個英特兒(Intel)的 USB 建議!3 X7 G" j5 l' I6 B0 a, h( m6 t" c& _

$ j" s( r: w; Z1 g

Intel USB 2.0 PCB Layout Recommendation.jpg (102.93 KB, 下载次数: 11)

Intel USB 2.0 PCB Layout Recommendation.jpg

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6#
发表于 2015-10-28 09:31 | 只看该作者
超級狗 发表于 2015-10-27 23:55
% Q$ j. w& i5 ~* ^. A0 _8 I過孔如果指的是其它訊號,一般同高速訊號建議遵守 3L 規則(3L Rule)。2 }6 O7 S& k* H  [, b
( E( j8 |. A: O( K
這樣建議的常見於 USB 或 DDR  ...

, [8 n- I. C& ?; X/ Q2 Z, f! H3L规则具体指什么?

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線寬的三倍距離,也有人稱為 3W Rule。^_^  发表于 2015-10-28 15:28

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7#
发表于 2015-10-30 18:42 | 只看该作者
借樓主的地盤,也順便諮詢一下:. T5 S$ k" P  j( q
我這邊要求Clock遠離其他信號線20mil,* }$ [+ o6 Y1 p
Clock與其他走線、焊盤等,Layout直接添加rule,可以滿足20mil的要求。. \! D/ ^- M5 a0 l
但是這個規則里,不包含過孔。附圖里,過孔與clock就只有6.66mil。
. R! v' r: |) V5 K- u" a還有,為生產需要,95%的網絡需要加測點(附圖黃色高亮網絡),因空間限制,同樣不在這個20mil的規則里。7 O# w3 _1 N# {2 s- w2 p9 u! o( Y
那問題來了,過孔不是會影響信號質量嗎,難道過孔和測點難道是可以排除在外的嗎?
& m2 R$ l- m/ \; D
) t) h& j( }8 ~2 d% P

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8#
发表于 2015-11-2 17:03 | 只看该作者
建议是3W以上

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9#
发表于 2015-11-23 16:37 | 只看该作者
你这个几个问题其实就是问的一个问题,高速干扰,但是这些都有一个前提,需要考虑的你成本。如果只是理论研究没有实际意义。个人认为在不太KILL成本的时候,高速线离所有线号线5W以上,并且都做包地处理。
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