请教一个关于过孔与高速差分线之间的问题，坐等大牛！

荒村战士

1、过孔离高速差分线的距离当然是越远越好啊，那到底过孔离高速差分信号的最小距离是多少呢？
7 f0 h- y5 `7 D/ ~: @2 V- g2、如下图中纵向上过孔的个数最多可以有多少个，即高速差分线旁边最多可以有多少个过孔？
3、低速过孔是否对高速差分线没有影响，多高的速率可以认为没有影响？
, H7 x, _! v' }5 p请大家各抒己见，谢谢！
2 O% H  s: I  E' V# z

woaidashui

手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼刻意去保護。包地足够了

荒村战士

woaidashui 发表于 2015-10-27 19:33
. V. N, d) P/ h手機PCB上，差分線只需要上下左右包地即可，不太關注這些via。我認為差分線本身就是抗干擾設計，沒必要這麼 ...

$ M( \) o; Q7 }: b5 J6 }, ?5 m上下左右包地，当然不用在意过孔啦！因为信号线和过孔之间用地给隔开啦！
' m; C0 W' \2 w

超級狗

過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。

$ G" N$ H, M# {) `* A6 D這樣建議的常見於 USB 或 DDR 的應用上。

超級狗

來個英特兒（Intel）的 USB 建議！
: C9 s% x2 w6 a9 u
. d/ r9 T+ w& P4 ~3 c* d; h9 f6 Q. ~

tanghao113

超級狗 发表于 2015-10-27 23:55
過孔如果指的是其它訊號，一般同高速訊號建議遵守 3L 規則（3L Rule）。
8 r& Y+ @. c0 P% v/ ^& ?8 D7 f
這樣建議的常見於 USB 或 DDR  ...

3L规则具体指什么？

csh

借樓主的地盤，也順便諮詢一下：
% A; l* _6 {, D9 \& L' n) u% z3 k我這邊要求Clock遠離其他信號線20mil，
Clock與其他走線、焊盤等，Layout直接添加rule，可以滿足20mil的要求。
/ `/ s  }: J9 F3 h但是這個規則里，不包含過孔。附圖里，過孔與clock就只有6.66mil。
+ }8 m7 q8 a8 Q還有，為生產需要，95%的網絡需要加測點（附圖黃色高亮網絡），因空間限制，同樣不在這個20mil的規則里。
1 V, a4 E$ e4 f* Y那問題來了，過孔不是會影響信號質量嗎，難道過孔和測點難道是可以排除在外的嗎？
9 G" p, x8 m, c3 k
" z0 Z& d: v* D! I, i- M$ ^' w

天天在线

建议是3W以上

brady.lu

你这个几个问题其实就是问的一个问题，高速干扰，但是这些都有一个前提，需要考虑的你成本。如果只是理论研究没有实际意义。个人认为在不太KILL成本的时候，高速线离所有线号线5W以上，并且都做包地处理。