EDA365电子论坛网»电子社区 › EDA工具&PCB设计 › Cadence Allegro论坛 › Cadence Allegro教程资料区 › ALLEGRO 约束规则设置步骤（以DDR 为例）.pdf

1 ... 12 13 14 15 16 17 18 1920 / 20 页

发新帖

楼主: 龙凤呈祥

上一主题

下一主题

ALLEGRO 约束规则设置步骤（以DDR 为例）.pdf

TA的每日心情

	怒 2024-5-15 15:54

签到天数: 146 天

[LV.7]常住居民III

287^#

发表于 2022-5-30 16:45 | 只看该作者

高速訊號DDR layout...一定用的到的技巧...謝謝分享

下载资料威望不够？点击查看获取威望的N种方法>>

回复支持反对

该用户从未签到

289^#

发表于 2024-5-29 23:26 | 只看该作者

好资料，正在学习allegro,谢谢！

下载资料威望不够？点击查看获取威望的N种方法>>

回复支持反对

该用户从未签到

290^#

发表于 2024-6-15 00:36 | 只看该作者

谢谢分享

“来自电巢APP”

下载资料威望不够？点击查看获取威望的N种方法>>

回复支持反对

该用户从未签到

292^#

发表于 2024-10-10 09:07 | 只看该作者

学习学习，感谢分享

下载资料威望不够？点击查看获取威望的N种方法>>

回复支持反对

还有一些帖子被系统自动隐藏，点此展开

1 ... 12 13 14 15 16 17 18 1920 / 20 页

发新帖

推荐内容 /1

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-5-23 09:22 , Processed in 0.062500 second(s), 20 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表