TA的每日心情 | 衰 2019-11-20 15:11 |
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签到天数: 1 天 [LV.1]初来乍到
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本帖最后由 wpc4208211 于 2015-3-5 11:17 编辑
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这个问题事实上坛子里有很多人给了说明,JIMMY大师也说了很多次,估计也没几个人愿意重复说。
3 t) k3 e& l9 I9 N; R) \/ ]友情提示:多看看书了在在坛子里问。
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这里我给你说明,所有的容差范围都围绕你产品的工作频率来设定范围的,频率高则范围小,频率低则范围大,都是相对的,需要根据芯片的规格进行计算。
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+ Y3 t( r- t! j* @# B" |; h但是在设计的时候一般我们可以做的严格一些,尽量防止我们的产品出现超出范围的情况。2 M, `2 ~- [. g. f( u/ F
/ [$ x+ X8 I5 ?, M# A% i 而一般 我们的时钟差分内控制是在5MIL内,数据组是组内10MIL 地址控制命令和时钟一起是50MIL 这是高频率的一般做法不代表绝对正确。0 q8 E# z+ \3 T) V/ F; n6 g
- j0 n3 a6 f$ v; o 回答你的问题 . ~% g9 F( X: V- ^% l$ ~. f
1:DDR的数据为8位一组,加上差分DQS和DM一共11根, 组内10MIL等长, 组和组之间不用等长。 ; v& O( R# O) E$ i* n8 L' X
2 时钟差分组内5MIL等长,2片之间10MIL等长。
; X9 O2 f( y. i- a& N3 这个分2种 DDR3不用等长 DDR2根据芯片资料计算等长范围。 ) k/ u6 m6 d& R/ ~
4地址控制命令和时钟一组等长一般都可以做到50MIL。
! H/ F2 W6 S3 ^( Y5绝对不是,这个请仔细查看虚拟T点的介绍。
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