TA的每日心情 | 衰 2019-11-20 15:11 |
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签到天数: 1 天 [LV.1]初来乍到
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本帖最后由 wpc4208211 于 2015-3-5 11:17 编辑 / W" N: J9 ?9 n. I, L+ F' r
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这个问题事实上坛子里有很多人给了说明,JIMMY大师也说了很多次,估计也没几个人愿意重复说。
5 I% ?% s' t) \! {% N: c3 Z1 ^友情提示:多看看书了在在坛子里问。 , J" C' O7 @% [, G, O! j4 B
& z% I+ j7 u* w* I0 ?9 z0 `* }这里我给你说明,所有的容差范围都围绕你产品的工作频率来设定范围的,频率高则范围小,频率低则范围大,都是相对的,需要根据芯片的规格进行计算。 6 L1 m; \/ E- g7 j
4 ]& c3 f) |. v6 I- e' t- B/ @8 R但是在设计的时候一般我们可以做的严格一些,尽量防止我们的产品出现超出范围的情况。. N) z1 K4 {# _8 b
7 G! N+ b/ d3 }/ C& K' m 而一般 我们的时钟差分内控制是在5MIL内,数据组是组内10MIL 地址控制命令和时钟一起是50MIL 这是高频率的一般做法不代表绝对正确。
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- J/ W3 q4 d& B# W/ F1 o 回答你的问题 ' I3 Q: n2 @9 J
1:DDR的数据为8位一组,加上差分DQS和DM一共11根, 组内10MIL等长, 组和组之间不用等长。
5 N4 `( j, a1 n* _! z7 @7 `8 V2 时钟差分组内5MIL等长,2片之间10MIL等长。/ ~5 p! e* {7 X% y0 T/ Z
3 这个分2种 DDR3不用等长 DDR2根据芯片资料计算等长范围。
1 q& u1 ]5 l; w r3 f4地址控制命令和时钟一组等长一般都可以做到50MIL。
- G1 ]3 t X, }4 o) B5绝对不是,这个请仔细查看虚拟T点的介绍。
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