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[Cadence Sigrity] 请教-sigxplorer在进行仿真时候会考虑过孔的长度吗?

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1#
发表于 2014-12-2 16:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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如题!之前做分支等长 设T点时候一直用SIGX生成规则,偶然一次发现它并不把"T"点 也就是过孔的长度计算在内。所以一直以来 做分支等长的话 我只是做CLINE等长,都没有把VIA计算在内。& y, e( Q# A% s& E5 W3 Q
各位能帮忙解释一下吗?谢谢!

via.jpg (43.98 KB, 下载次数: 0)

via.jpg

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2#
发表于 2014-12-5 17:22 | 只看该作者
之前做板子是不考虑VIA的长度的,至少做等长时是不计算在内的。不过最近做的一块板子,板厚是3MM,DDR4是每组两片正反贴,在做等长设置时,还是把VIA的长度加进去了。据说是SI那边说不加VIA长度的仿出来有问题。

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3#
 楼主| 发表于 2014-12-8 17:30 | 只看该作者
houjie0314 发表于 2014-12-5 17:22
  x, q) M: K7 q! p之前做板子是不考虑VIA的长度的,至少做等长时是不计算在内的。不过最近做的一块板子,板厚是3MM,DDR4是每 ...
/ R; X1 N- I/ X% s, a, L6 K) i. R
DDR4跑多高速率?只挂两片的话 用不用T点都无所谓 过孔长度也好补偿,如果多片呢?另外附件里有个小工具
1 }% n7 q4 {% ^; ?* |

check_pinconnect.rar

4.3 KB, 下载次数: 9, 下载积分: 威望 -5

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4#
发表于 2014-12-9 13:23 | 只看该作者
兄弟,这次做的板子DDR4数据率是2400.另外我们这次做的DDR4都是1组地址带两片,FLY-BY拓扑。而不是选用T点分支。
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