关于上升沿变缓和下降沿变缓

tony123

时钟上升沿变缓和下降沿变缓会导致时序混乱吗，如果是，除了时序，还会造成什么后果。

Coziness_yang

菩提老树 发表于 2014-11-18 13:32
你这个问题比较严重，时序裕量太小了，需要看看你的clock的拓扑结构。如果是点对点的，那么你的驱动太小了 ...

) N8 u, X) M1 p/ h4 R5 Q; c* h从上图来看，应该不存在驱动的问题，因为时钟信号的幅值从300多mV到3V，信号的幅值很大，而且信号的速率很低，也没有明显的阻抗不匹配问题，至于上升沿和下降沿的变缓，还不存在太大问题。主要是看时钟信号跟数据信号之间的时序关系，如果满足建立和保持时间，是不会有太大问题的。对于这么低速的信号，我们还不用太多去考虑阻抗问题。

tony123

Coziness_yang 发表于 2014-11-14 21:13
你的上升沿是多少？如果是6ns的话，如果变缓一些的话应该问题不大，但是如果你的上升沿快的话，那么变缓的 ...

$ M+ H4 Z, L% e# l+ y0 w; M, y. i查了下datasheet，maximum4ns，按照你的说法来，应该是有问题的。从上面的版主的说法来看，光从这一点还不能确定，看来还得学习学习，才能搞懂。

Coziness_yang

菩提老树 发表于 2014-11-20 17:29
9 E& z7 L- X5 g. v如果幅值不够，确实就会存在驱动的问题

哥们，上面图片已经显示幅值够大了。一般低速信号的幅值达到这么大应该没问题，到达GHz的信号幅值一般都是几百mV。再加上看驱动能力强不强，还要看信号的驱动电流，驱动电流大才能带动接收端负载。
2 i+ {+ {! L1 H! w  R' G, V1 l

eeicciee

你是多少频率的咯，什么总线

tony123

40M的时钟，你就地址，数据，控制分别说下。

tony123

eeicciee 发表于 2014-11-14 16:16
你是多少频率的咯，什么总线

40M的时钟，你就地址，数据，控制分别说下。
- r/ |2 W) d# _& K

eeicciee

时钟一般是点到点，40M也不高，一般没什么问题

tony123

eeicciee 发表于 2014-11-14 16:37
时钟一般是点到点，40M也不高，一般没什么问题

+ m- w- p+ c' w; {- o时钟是这样的，交换机中用。数据量上了1g，不知道会不会有影响。
+ d* O% ^) M" F6 t/ c( ~' j

cousins

时序和寄存器判定高低电平的门限值有关，上升沿变缓以为这门限值在相位上延迟了，对时序当然有影响。
你给的时钟似乎只是个system clk，你要看速率和bus clk

Coziness_yang

你的上升沿是多少？如果是6ns的话，如果变缓一些的话应该问题不大，但是如果你的上升沿快的话，那么变缓的话可能会有影响，所以要具体分析。一般情况下，40MHz的时钟沿变缓一些应该不影响。

tony123

cousins 发表于 2014-11-14 20:28
& q7 B* t9 }$ e* N  d时序和寄存器判定高低电平的门限值有关，上升沿变缓以为这门限值在相位上延迟了，对时序当然有影响。
你给 ...

这些东西还在学习中，thank  you

eeicciee

tony123 发表于 2014-11-14 16:47
时钟是这样的，交换机中用。数据量上了1g，不知道会不会有影响。

从图上看，阻抗没匹配好，应该是串接的电阻太大了
4 E9 ^( |+ k5 z0 D: i* L

菩提老树

你这个问题比较严重，时序裕量太小了，需要看看你的clock的拓扑结构。如果是点对点的，那么你的驱动太小了，如果有串阻的话，可能要调整你的阻值。

梦想家Zhaeong

照上面这样说，控制阻抗和选用板材。都会有一定的影响

菩提老树

Coziness_yang 发表于 2014-11-19 20:06
从上图来看，应该不存在驱动的问题，因为时钟信号的幅值从300多mV到3V，信号的幅值很大，而且信号的速率 ...

7 F1 `0 s: h. V8 r+ k. J- b  L如果幅值不够，确实就会存在驱动的问题