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楼主: chisir2000
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ddr3分享一下设计。

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该用户从未签到

16#
发表于 2014-12-5 10:04 | 只看该作者
你要看你是做什么产品的; D0 a, X7 ~7 X9 [# X, K- I5 o
工业级,军事级的才可能满足你3W的要求,大部分民用的消费级产品很少有满足3W的。$ ?$ k' I4 Q9 c
第九条要放在ddr颗粒stub前。/ \1 {$ B& }  _2 X( H, x/ y# M, P* t
第二条25mil太夸张了,虽然很多design guide上是要求这样,但是即使你25mil等长了,未必你的延时就真的是这样,这和你路径上的过孔,拐角,蛇形绕线都有一定的关系,所以我的建议是100mil以内。/ ~% Z+ D. @8 r) V; Y
cmd/addr/ctrl不必那么严格,有write leveling帮忙调shift to ck,所以你控制在300mil以内就可以了。
$ C+ r6 O! I  K( |vref做屏蔽这种事,有很多公司都这么做,我是没干过,也没见有SI问题。' [' V( T- n# s# P
其他都还是可以的。% _. I( w* S! M: T! W( K
fly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可,不用全部等长。write leveling是个好东西。
' i% V" |/ g2 I0 D5 _; V/ Q- x5 L- a4 ?+ t

该用户从未签到

18#
发表于 2015-4-9 20:49 | 只看该作者
DDR3的规则*

该用户从未签到

19#
发表于 2015-4-10 16:06 | 只看该作者
我去,不知道文件好不好就5威望没了,这个这个

该用户从未签到

23#
发表于 2015-6-2 13:47 | 只看该作者
看一下先啊

该用户从未签到

24#
发表于 2015-6-16 09:35 | 只看该作者
thanks a lot
  • TA的每日心情
    无聊
    2021-1-11 15:08
  • 签到天数: 3 天

    [LV.2]偶尔看看I

    25#
    发表于 2015-6-25 10:47 | 只看该作者
    多谢,下载下来看看
  • TA的每日心情
    开心
    2024-8-27 15:49
  • 签到天数: 14 天

    [LV.3]偶尔看看II

    26#
    发表于 2015-6-26 16:32 | 只看该作者
    哥们:
      \) \$ u3 c* I# U1、这个PCB有对应的原理图吗,怎么控制器除了电源引脚和DDR部份引脚,其它引脚都是悬的?8 e3 R0 W) F+ v
    2、DDR部份的规则是怎么设置的,是在CM里面直接设置还是SigxPlorer里面设置完导入的?
  • TA的每日心情
    开心
    2024-8-27 15:49
  • 签到天数: 14 天

    [LV.3]偶尔看看II

    27#
    发表于 2015-6-26 16:42 | 只看该作者
    本帖最后由 lygo 于 2015-6-26 16:43 编辑
    / T  C% \. Q5 h; f0 y; y* l
    3 M$ J& b* c# h  oCM里的截图,ECS是灰色的

    QQ拼音截图未命名.jpg (277.61 KB, 下载次数: 2)

    QQ拼音截图未命名.jpg

    该用户从未签到

    28#
    发表于 2015-6-30 14:17 | 只看该作者
    楼主是好人

    该用户从未签到

    29#
    发表于 2015-7-21 16:10 | 只看该作者
    口是心非,积分不够
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