ddr3分享一下设计。

chisir2000

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8 N! V3 ~: c: F- L# b% a

cousins

你要看你是做什么产品的
; p& J/ B: d2 o- U7 |工业级，军事级的才可能满足你3W的要求，大部分民用的消费级产品很少有满足3W的。
第九条要放在ddr颗粒stub前。
0 _6 ?3 e& O! u* q第二条25mil太夸张了，虽然很多design guide上是要求这样，但是即使你25mil等长了，未必你的延时就真的是这样，这和你路径上的过孔，拐角，蛇形绕线都有一定的关系，所以我的建议是100mil以内。
& _/ F" A7 w" Q" A! F0 Ecmd/addr/ctrl不必那么严格，有write leveling帮忙调shift to ck，所以你控制在300mil以内就可以了。
/ e& R4 M+ P  }: p* kvref做屏蔽这种事，有很多公司都这么做，我是没干过，也没见有SI问题。
6 O; O) M8 z+ X; N其他都还是可以的。
9 f; r. Z8 ^" K8 J" _  pfly-by拓补的每个颗粒clk对应的颗粒内的DQS约束即可，不用全部等长。write leveling是个好东西。

cousins

ggbingjie 发表于 2014-12-5 08:54
" y# e4 `+ C2 y/ W7 f' z* I我想问下，数据组与数据组之间有没有时序方面的要求？

没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长是最笨但是较为有效的做法，但是未必是时序裕度最大的设计，通常芯片内部还会有bump到die的线长，那未必是等长的，何况还有封装引起的上升沿变化使得相位偏移，所以，还是用模型仿真确定需要多少。通常300mil以内就能满足基本的时序要求。
) X! ~1 p. K; N
8 j: @/ j( K8 Q5 B. L" F

liangweiss

下载学习，多谢分享，顶一下

mintjelly_abc

电感 L1 在2~4层对应的部分都挖空了，能解释下作用吗？

zhanglin880126

同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

1010422901

多谢分享！

mc516

好人啊，谢谢

kiddy01

多謝分享

tb52088

说是不要钱的为什么还要体力的

qiantan

ls的，看帖不仔细啊  明明有baidu 盘。。

cousins

zhanglin880126 发表于 2014-10-24 11:59
2 ]! `9 Q, b% E' B; q0 O5 F# d同问3楼的，一直想知道电感腹部的覆铜是否要割掉？原因是什么？楼主给我们讲解一下啊，不甚感激

通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。
) u9 Q9 e% a/ H3 n
  \& E- [  Q. O. ]- r8 n! n所以建议电感下部不要走任何其他网络线，包括地。

6 M  w" x/ v$ P' L2 h

zhanglin880126

cousins 发表于 2014-12-4 15:00
; _) g+ o1 W1 _4 ?" l1 M通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

...

1 d: X; g$ D0 ^% D# A那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？
! U& i5 f! K7 d- P9 P& t" O

ggbingjie

cousins 发表于 2014-12-4 15:00
通俗点来讲，电感底部的地或者其他信号线会在电感间并上一个小的等效电容，使得有效电感值出现偏移。

2 V* l9 ?8 U# U0 X ...

* C7 |) c' N& D& w5 A# o我想问下，数据组与数据组之间有没有时序方面的要求？
4 w8 p/ t4 [# E

cousins

zhanglin880126 发表于 2014-12-4 15:42
: I% ^# b0 V" Q% f1 F那这个意思是要将电感下面每一层的地都要割开吗？还是说只是临近的层？

临近的层就够了。
- Y# F9 g9 m1 ?, S

ggbingjie

! o* i. j6 N( `, M1 o. i

cousins 发表于 2014-12-5 09:00
没有直接的要求，通常是组内DQ-DQS
但是由于DQS与CK有时序要求，所以间接的要求还是有的，每一根线等长 ...

DDR3的规则
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