FPGA多余I/O引脚

科苑浩子

请问FPGA多余的I/O引脚引出需要注意什么问题？引出的引脚的线都得等长吗？

zgq800712

等长什么？你准备布线DDR2?DDR3?
9 m5 e9 P6 }+ J% ]8 d7 e& L# J6 r
# e- ?# u& e3 X你查查资料，看看微带线传输延时公式和带状线传输延时公式，有的资料我也看过，他们实验过绕线也会增加延时比如蛇形走线等。

4 F" n: Y+ |+ ]" o" o2 Y( i* I假设一个FPR4线路板 走线外层延时是150ps/inch，也就是150ps/25.4mm，约6ps/mm。
& _2 J6 `0 w+ V, [% G7 j: A1GHz的信号周期1ns=1000ps。
8 h! O# v# W3 ^" ~- h2GHz的信号周期500ps。
1 g8 l5 p8 R8 i( ?6 q' B7 R
( O- q+ K( n7 u2 I, U' L你自己算算看差个5mm就有30ps延时差别，这个30ps在1000ps，500ps的周期信号里面分别占3%和6%。
那些要中心对称的还是IC内部调节的我就不知道了。

8 f4 G# k- ~, ?3 n6 T数据无非被时钟边沿触发入IC内部，你要满足建立保持时间，你往这些方面多想想。

! @! n8 h2 v& h% J1 m2 @

# G' t' c: z  ?* l2 v# \' k

技术流

不要影响现有逻辑就好了。如果你是打算做成开发板，那就做一部分特别接口，一部分简单引出来就好了。

muzihui119

多余的也就备用下  不一定用的到 而且即使用到 也不一定做什么用呢  就先引出来打个孔在那吧

ryo1023

FPGA多余的普通IO口不用管，那些时钟，高速的IO口要上下拉处理。