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FPGA多余I/O引脚

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1#
发表于 2014-8-26 19:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请问FPGA多余的I/O引脚引出需要注意什么问题?引出的引脚的线都得等长吗?

该用户从未签到

2#
发表于 2014-8-27 22:39 | 只看该作者
等长什么?你准备布线DDR2?DDR3?3 `- t3 I) s8 Q. g% _9 j1 N

: u4 M; ]( m# f9 b6 ]; p- F你查查资料,看看微带线传输延时公式和带状线传输延时公式,有的资料我也看过,他们实验过绕线也会增加延时比如蛇形走线等。5 @* Q6 E3 ]1 y0 w- P, E- {

6 `: d( s4 C( U& {7 T9 k假设一个FPR4线路板 走线外层延时是150ps/inch,也就是150ps/25.4mm,约6ps/mm。& {1 H% B3 ^: R! x' c; A
1GHz的信号周期1ns=1000ps。  x9 M+ _  z/ D2 F" J2 o( s
2GHz的信号周期500ps。
' X, s# p4 j; z5 P
' L7 h% b* Z1 N! f6 D你自己算算看差个5mm就有30ps延时差别,这个30ps在1000ps,500ps的周期信号里面分别占3%和6%。
4 G* \/ x6 b& {" m5 r. o- |那些要中心对称的还是IC内部调节的我就不知道了。  t# d( d+ P8 F5 l$ u' ?1 K

7 k3 [* S. P9 e- N' [, M数据无非被时钟边沿触发入IC内部,你要满足建立保持时间,你往这些方面多想想。
1 R1 `+ h; E! c& i' S6 ]5 x  Z9 f/ {
7 `; S$ L# c  K( K& I% n
- Z6 Y+ `! f( g" ?; y
- o# O8 ~- l& F# m$ }

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3#
发表于 2014-8-28 09:23 | 只看该作者
不要影响现有逻辑就好了。如果你是打算做成开发板,那就做一部分特别接口,一部分简单引出来就好了。

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4#
发表于 2014-11-21 18:30 | 只看该作者
多余的也就备用下  不一定用的到 而且即使用到 也不一定做什么用呢  就先引出来打个孔在那吧

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5#
发表于 2014-12-1 12:54 | 只看该作者
FPGA多余的普通IO口不用管,那些时钟,高速的IO口要上下拉处理。
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