LPDDR4 CA和 CK 需要等长设计么？

tencome · 发表于 2024-5-17 09:28

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本帖最后由 tencome 于 2024-5-17 09:37 编辑

请教一下大神，如题所示， CA和 CK 在layout时候需要等长么？
假如CA 组内用的都是7mm， CK 差分用了5mm，差距有2mm，会有影响么？
看不懂LPDDR4的协议。

Dc2023091384h · 发表于 2024-11-23 20:07

肯定要等长吧，PCB上面不等长可能是因为适配了package length的缘故

回忆是老fsaer · 发表于 2024-6-26 17:17

等长需要，看速率吧

6940 · 发表于 2024-6-3 16:02

学习学习，我觉得还是需要等长的

小丑读博 · 发表于 2024-5-24 09:59

333333333333333

hewin666 · 发表于 2024-5-21 13:45

hewin666 发表于 2024-5-20 11:39' V0 \5 U3 ^5 b2 T( {5 r/ V8 H# h+ s
等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长

所以，通常需要仿真进行验证最终的时序效果

寒池春水 · 发表于 2024-5-20 20:36

学习学习，我觉得还是需要等长的

hewin666 · 发表于 2024-5-20 11:39

tencome 发表于 2024-5-17 15:003 {( x+ M, `8 C+ O: s6 ?! D# k3 M
我看有些大厂的DDR4 (非LPDDR4) CK 与 Address 信号线差异很大。 Address A0~A13 组内等长都懒 ...

等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长

e1100 · 发表于 2024-5-20 10:36

间距很近就不用做等长，这跟芯片有关吧，手机里用LPDDR很少要求做等长，但芯片之间间距大都在1.5mm左右，仿真眼图也问题不大

aarom · 发表于 2024-5-18 19:06

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tencome · 发表于 2024-5-17 15:00

s8484ww 发表于 2024-5-17 11:01$ O, J J. S0 j9 U$ v8 |7 @
CA（列地址线）和CK（时钟信号线）
0 h! i2 l5 x$ O: L# Z" a" V0 b肯定要等长，因为用时钟的上升沿采样的

我看有些大厂的DDR4 (非LPDDR4) CK 与 Address 信号线差异很大。 Address A0~A13 组内等长都懒得设置，估计差距1.5mm。这种差距会有影响么？

s8484ww · 发表于 2024-5-17 11:01

CA（列地址线）和CK（时钟信号线）
肯定要等长，因为用时钟的上升沿采样的

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[仿真讨论] LPDDR4 CA和 CK 需要等长设计么？