LPDDR4 CA和 CK 需要等长设计么？

tencome

请教一下大神，如题所示， CA和 CK  在layout时候需要等长么？  
5 r) ]1 s; Z/ K1 }7 B假如CA 组内用的都是7mm，  CK 差分用了5mm， 差距有2mm， 会有影响么？
# t+ t8 W6 k. g看不懂LPDDR4的协议。
, x0 D: ]+ z) _. ]7 v- A- E

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s8484ww

CA（列地址线）和CK（时钟信号线）
肯定要等长，因为用时钟的上升沿采样的

tencome

s8484ww 发表于 2024-5-17 11:01
( I% `8 x8 c+ P# K* o: OCA（列地址线）和CK（时钟信号线）
肯定要等长，因为用时钟的上升沿采样的

5 G# I% L( Q- r我看有些大厂的DDR4  (非LPDDR4)      CK 与  Address 信号线差异很大。  Address  A0~A13  组内等长都懒得设置，估计差距1.5mm。 这种差距会有影响么？

. Z- P5 X) I7 ?* i

e1100

间距很近就不用做等长，这跟芯片有关吧，手机里用LPDDR很少要求做等长，但芯片之间间距大都在1.5mm左右，仿真眼图也问题不大

hewin666

tencome 发表于 2024-5-17 15:00
# T5 C5 Q, G! I3 p. b0 y- q我看有些大厂的DDR4  (非LPDDR4)      CK 与  Address 信号线差异很大。  Address  A0~A13  组内等长都懒 ...

8 }' m7 \8 r) r% D等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长
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寒池春水

学习学习，我觉得还是需要等长的

hewin666

hewin666 发表于 2024-5-20 11:39
等不等长，会影响时序的裕量，但是建议速度上去了，关注的是电气等长，而不是物理等长

) V/ j( a  V  b! L所以，通常需要仿真进行验证最终的时序效果
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小丑读博

333333333333333

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/ F- h' t% i% {* w$ q2 [7 \6 S# ]学习学习，我觉得还是需要等长的

回忆是老fsaer

等长需要，看速率吧
$ V, \' z! \9 M7 }/ m/ J

Dc2023091384h

肯定要等长吧，PCB上面不等长可能是因为适配了package length的缘故