#技术风云榜#100条使信号完整性问题最小化的通用设计原则

outline999 · 发表于 2020-11-10 10:00

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100条使信号完整性问题最小化的通用设计原则

No.1 网络信号质量问题最小化
策略---保持信号在整个路径中感受到的瞬态阻抗不变。
设计原则：
1．使用可控之阻抗布线。
2．理想情况下，所有的信号应使用低电平平面作为参考平面。
3．若使用不同的电压平面作为信号的参考平面，则这些平面之间必须是紧耦合。为此，用最薄的介质材料将不同的电压平面隔开，幷使用多个传感量小的去耦合电容。
4．使用 2D 场求解工具计算给定特性阻抗的叠层设计规则，其中包括阻焊层和布线厚度的影响。
5．在点到点的拓扑结构中，无论单向还是双向，都要使用串联端接策略。
6．在多点总线中要端接总线上的所有节点。
7．保持桩线的时延小于最快信号的上升时间的 20%。
8．终端电阻应尽可能接近封装焊盘。
9．如果 10pF 电容的影响不要紧，就不用担心拐点的影响。
10．每个信号都必须有返回路径，它位于信号路径的下方，其宽度至少是信号线宽的三倍。
11．即使信号路径布线绕道进行，也不要跨越返回路径上的突变处。
12．避免在信号路径中使用电气性能变化的布线。
13．保持非均匀区域尽量短。
14．在上升时间小于 1 ns 的系统中，不要使用轴向引脚电阻，应使用 SMT 电阻幷使其回路电感最少。
15．当上升时间小于 150 ps 时，尽量减小终端 SMT 电阻的回路电感，或者采用集成电阻以及嵌入式电阻。
16．过孔通常呈现容性，减少捕获焊盘和增加反焊盘出砂孔的直径可以减少过孔的影响。
17．可以考虑给低成本线接头的焊盘添加一个小电容来补偿它的高电感。
18．在布线时，使所有差分对的差分阻抗为一常量。
19．在差分对中尽量避免不对称性，所有布线都应该如此。
20．如果差分对中的线距发生改变，也应该调整线宽来保持差分阻抗不变。
21．如果在差分对的一根线上添加一根时延线，则应添加到布线的起始端附近，幷且要将这一区域内的线条间进行去耦合。
22．只要能保持差分阻抗不变，我们可以改变差分对的耦合状态。
23．一般来说，在实际中应尽量使差分对紧耦合。
24．在决定到底采用边缘耦合差分还是侧向耦合差分对时，应考虑布线的密度电路板的厚度等制约条件，以及销售厂家对叠层厚度的控制能力。如果做得比较好，他们是等效的。
25．对于所有板级差分对，平面上存在很大的返回电流，所以要尽量避免返回路径中的所有突变。如果有突变，对差分对中的每条线要做同样的处理。
26．如果接收器的共模抑制比很低，就要考虑端接共模信号。端接共模信号幷不能消除共模信号，只是减少振铃。
27．如果损耗很重要，应尽量用宽的信号线，不要使用小于 5mil 的布线。
28．如果损耗很重要，应使布线尽量短。29．如果损耗很重要，尽量做到使容性突变最小化。
30．如果损耗很重要，实际信号过孔使其具有 50 ohm 的阻抗，这样做意味着可以尽可能减少桶壁尺寸减小捕获焊盘尺寸增加反焊盘出砂孔德尺寸。
31．如果损耗很重要，尽可能使用低损耗因子的叠层。
32．如果损耗很重要，考虑采用预加重合均衡化措施。
No.2 串扰最小化
策略---减少信号路径和返回路径间的互容和互感。
设计原则：
33．对于微带线或带状线来说，保持相邻信号路径的间距至少为线宽的 2 倍。
34．使返回路径中的信号可能经过的突变最小化。
35. 如果在返回路径中必须跨越间隙，则只能使用差分对。决不能用离得很近的单端信号布线跨越间隙。
36．对于表面线条来说，使耦合长度尽可能短，幷使用厚的阻焊层来减少远程串扰。
37．若远程串扰很严重，在表面线条上添加一层厚的叠层，使其成为嵌入式微带线。
38．对于远程串扰很严重的耦合长度很长的传输线，采用带状线布线。
39．若不能使耦合长度短于饱和长度，则不用考虑减少耦合长度，因为减少耦合长度对于近端串扰没有任何改善。
40．尽可能使用介电常数最低的叠层介质材料，这样做可以在给定特性阻抗的情况下，使得信号路径与返回路径间的介质厚度保持最小。
41．在紧耦合微带线总线中，使线间距至少在线宽的 2 倍以上，或者把对时序敏感的信号线布成带状线，这样可以减少确定性抖动。
42．若要求隔离度超过-60dB，应使用带有防护布线的带状线。
43．一般使用 2D 场求解工具来估计是否需要使用防护布线。
44．若使用防护布线，尽量使其达到满足要求的宽度，幷用过孔使防护线与返回路径短接。
如果允许，可以沿着防护线增加一些短接过孔，这些过孔幷不像两端的过孔那样重要，但有一定改善。
45．使封装或接插件的返回路径尽量短，这样可以减小地弹。
46．使用片级封装而不使用更大的封装。
47．使电源平面和返回平面尽量接近，可减少电源返回路径的地弹噪声。
48．使信号路径与返回路径尽量接近，幷同时与系统阻抗相匹配，可以减少信号路径中的地弹。
49．避免在接插件和封装中使用公用返回路径。
50．当在封装或线接头中分配引线时，应把最短的引线作为地路径，幷使电源引线和地引线均匀分布在信号线的周围，或者使其尽量接近载有大量开关电流的信号线。
51．所有空引线或引脚都应接地。
52．如果每个电阻都没有独立的返回路径，应避免使用单列直插封装电阻排。
53．检查镀层以确认阻焊盘在过孔面上不存在交叠；在电源和地平面对应的出砂孔之间都留有足够的空间。
54．如果信号改变参考平面，则参考平面应尽量靠近信号平面。如果使用去耦电容器来减少返回路径的阻抗，它的电容器幷不时最重要的，应选取和设计具有最低回路电感的电容才是关键。
55．如果有大量信号线切换参考平面，就要使这些信号线的过孔彼此之间尽量远离，而不是使其集中在同一地方。
56．如果有信号切换参考平面，幷且这些平面间具有相同电压，则尽量将信号线过孔与返回路径过孔数量放置在一起。
No.2 减小轨道塌陷
策略---减小电源分配网络的阻抗。
设计原则：
57．减小电源和地路径间的回路电感。
58．使电源平面和地平面相邻幷尽量靠近。
59．在平面间使用介电常数尽量高的介质材料使平面间的阻抗最低。
60．尽量使用多个成对的电源平面和地平面。
61．使同向电流相隔尽量远，而反向电流相隔尽量近。
62．在实际应用中，使电源过孔和地平面过孔尽量靠近。要使它们的间隔至少与过孔的长度相当。
63．应将电源平面与地平面尽可能靠近去耦电容所在的表面处。
64．对相同的电源或地焊盘使用多个过孔，但要使过孔间距尽量远。
65．在电源平面或地平面上布线时，应使过孔的直径尽量大。
66．在电源焊盘和地焊盘上使用双键合线可以减少键合线的回路电感。
67．从芯片内部引出尽可能多的电源和地引线。
68．在芯片封装时引出尽可能多的电源和地引脚。
69．使用尽可能短的片内互联方法，例如倒装芯片而不是键合线。
70．封装的引线尽可能短，例如应使用片级封装而不是 QFP 封装。
71．使去耦电容焊盘间的布线和过孔尽可能地短和宽。
72．在低频时使用一定量的去耦电容来代替稳压器件。
73．在高频时使用一定量的去耦电容来抵消等效电感。
74．使用尽可能小的去耦电容，幷尽量减小电容焊盘上与电源和地平面相连的互连线的长度。
75．在片子上使用尽可能多的去耦电容。
76．在封装中应使用尽可能多的低电感去耦电容。
77．在 I/O 接口设计中使用差分对。
No.4 减小电磁干扰（EMI）
策略---减小驱动共模电流的电压；增加共模电流路径的阻抗；屏蔽滤波是解决问题的快速方案。
设计原则：
78．减小地弹。
79．使所有布线与板子边缘的距离应至少为线宽的 5 倍。
80．采用带状布线。
81．应将告诉或大电流器件放在离 I/O 接口尽可能远的地方。
82．在芯片附近放置去耦电容来减小平面中高频电流分量的扩频效应。
83．使电源平面和地平面相邻幷尽可能接近。
84．尽可能使用更多的电源平面和地平面。
85．当使用多个电源平面和地平面对时，在电源平面中修凹壁幷在地平面的边沿处打断接过孔。
86．尽量将地平面作为表面层。
87．了解所有封装的谐振频率，当它与时钟频率的谐波发生重叠时就要改变封装的几何结构。
88．在封装中避免信号在不同电压平面的切换，因为这会产生封装谐振。89．在封装中可能出现谐振，就在它的外部加上铁氧体滤波薄片。
90．在差分对中，减少布线的不对称性。
91．在所有的差分对接头处使用共模信号扼流滤波器。
92．在所有外部电缆周围使用共模信号扼流滤波器。
93．选出所有的 I/O 线，在时序预算要求内使用上升时间最少的信号。
94．使用扩频时钟发生器在较宽的频率范围内产生谐波，幷在 FFC 测试的带宽范围内减少辐射能量。
95．当连接屏蔽电缆时，保持屏蔽层与外壳良好接触。
96．减少屏蔽电缆接头至外壳的电感。在电缆和外壳屏蔽层之间使用同轴接头。
97．设备支座不能破坏外壳的完整性。
98．只在互连时才能破坏外壳的完整性。
99．使开孔的直径远小于可能泄露的最低频率辐射的波长。使用数量多而直径小的开孔比数量少而直径大的开孔要好。
100. 导致产品交期 Delay 就是最昂贵的规则。

zawq · 发表于 2020-11-10 13:17

使用可控之阻抗布线

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