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9 z- z$ `3 k4 Z8 r. y* b1，layout中某些元件/文本选不中时，ctrl+alt+F，把相应的层勾上就可以了。
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2. 所有元件增加value小技巧：选中相应器件，右键proprietary，label，会同步一堆，然后attribute中选value，就可批量显示value文本了。
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9 A9 l+ B, p3 t3.pcb 封装drill 旁边的plated 选项含义：
  孔金属化,即孔壁沉铜以导通上下层
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4.原理图同步到pcb后元件不能进行布局。原因是开了drp，处于保护状态，命令框输入dro即可进行布局。
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. Y6 _, R! r! C' [5.大电流的电源线可以通过画覆铜框的直接用铜皮代替走线。

# ~2 I0 e9 [8 `3 p5 s: A# S6.通常要在板子闲置的地方打很多过孔，减少地平面之间的阻抗。
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7.画原理图封装，低电平有效的pin 命名要显示上划线。可以在命名时用“\+管脚名”，得到这样的效果
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; [( T+ Y' K' D8 c& p# d( S3 Q8.原理图eco到pcb更新后，发现无法添加独立过孔了。检查design rules，过孔都有添加进去，添加独立过孔时对跳出来的弹框忽略掉，右键选择net，选择gnd网络，and via，就可以加了，点确定反而加不上去
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1 c% v2 N, |3 |% y5 k9.1.0mil = 0.025mm
9 ]- Z7 R4 q) Z' X25摄氏度，1oz铜厚，1mm（40mil）走线最大可承受3.5A电流
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' n5 Q7 J+ Q. {: ]5 y10.layout 覆铜，同一层如果有一个全局的覆铜边框（GND），里面局部（电源）画覆铜边框，发现覆铜没有用，可以通过调整优先级来解决，
8 c; P: K( t1 d' d0 a比如局部的电源覆铜边框优先级为1，全局的GND覆铜优先级为2，这样就可以看到局部覆铜成功了。

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helendcany

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