第二种多见于串联时，连接上拉到DDR_VTT

感谢楼主分享

第一种在数据线上连接很少见

学习下，最近在想为什么单片可以不接端接电阻

:):)

这只是两种不同的端接方式，要根据实际design的情况，串联端接不能驱动分布式负载，上拉消耗功率，会抬高信号的低电平

weilaidaren 发表于 2019-5-23 14:06
; b5 G% W6 X9 h7 ^/ N. B1 WDDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

先确认下DATA有没有ODT吧，如果走线阻抗控制的比较好，基本是不需要的；具体可以仿真看下；

clovep 发表于 2019-5-22 19:00
第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
第 ...

DDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

hanhaishu 发表于 2019-5-23 11:18
+ m/ S; Z4 [& e: `NB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！
7 \. j/ F" K7 U0 o如果你的PCB做好的话，就可以直接点对点连接

$ ~1 ?. a+ @% i  ^. B5 M怎么能确定PCB做得好不好呢
$ N' ^. v: H) l: c; X

clovep 发表于 2019-5-22 19:00
第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
第 ...

/ X. j: K( W/ f. C" B+ R谢谢大神

NB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！
; e% |2 I$ {3 v$ O' _8 w0 J4 c如果你的PCB做好的话，就可以直接点对点连接

damping

学习

第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
第二种是菊花链中的拓扑结构，一对多设计，不适合你的图示拓扑，属于终端匹配；

两种方式都是为了满足阻抗匹配，减少反射而设计；