找回密码
 注册
关于网站域名变更的通知
收藏本版 (35) |订阅

  FPGA|CPLD论坛 今日: 0|主题: 11268|排名: 39 

推荐主题

FPGA ------- 组合逻辑中的竞争与险象问题(三) 1人参与 uperrua 2019-6-10 13:51 1 209 fanichicl 2019-6-10 15:38
FPGA ------- 组合逻辑中的竞争与险象问题(二) 1人参与 attach_img uperrua 2019-6-10 11:35 1 213 relchhiclty 2019-6-10 15:36
fpga管脚电流电压设置 1人参与 attachment Ferrya 2019-6-10 13:59 1 658 yxlk 2019-6-10 15:36
FPGA波形仿真中·的问题 1人参与 attach_img qpggup 2019-6-10 15:05 1 218 helendcany 2019-6-10 15:35
FPGA8位伪随机数的参考代码 1人参与 attachment House 2019-6-10 07:00 1 338 helendcany 2019-6-10 15:28
RS232利用FPGA实现代码 2人参与 attachment Allevi 2019-6-6 09:54 2 212 panxiping1 2019-6-10 15:28
任意分频的verilog语言实现 1人参与 attachment Taio 2019-6-10 10:44 1 156 cxhhqz 2019-6-10 14:15
请教大神一个FFT的问题 1人参与 Mhza 2019-6-10 10:56 2 170 wu6886 2019-6-10 11:25
FPGA ------- FIR 滤波器的架构 1人参与 attach_img mytomorrow 2019-6-10 10:58 1 226 wu6886 2019-6-10 11:24
vivado详细使用教程 2人参与 attachment Ferrya 2019-1-29 09:31 2 304 huangfeng_i 2019-6-9 20:43
vivado学习入门资料(五) 2人参与 attachment Allevi 2019-3-22 14:00 2 272 huangfeng_i 2019-6-9 20:39
FPGA 之 Vivado 开发流程简介-------硬件设计 2人参与 attach_img cpupygu 2019-5-20 13:50 2 305 huangfeng_i 2019-6-9 20:34
testbench教程——如何编写testbench的总结 7人参与 attachment A-Lin 2019-6-6 09:40 7 553 honey_teck 2019-6-9 20:23
FPGA ------- Design Pertitioning(模块划分的技巧) 3人参与 uiabluqp 2019-6-6 14:59 3 252 ailian1000 2019-6-9 07:51
FPGA ------- 稳态与亚稳态(3) 3人参与 attachment uperrua 2019-6-7 09:00 3 284 ailian1000 2019-6-9 07:50
FPGA ------- 稳态与亚稳态(2) 4人参与 attachment uperrua 2019-6-6 16:09 4 318 ailian1000 2019-6-9 07:48
FPGA ------- 稳态与亚稳态(1) 4人参与 uperrua 2019-6-6 16:06 4 358 ailian1000 2019-6-9 07:45
Verilog HDL的分频器设计 1人参与 attachment Taio 2019-6-8 09:30 1 266 ailian1000 2019-6-9 07:44
Altera_FPGA_CPLD设计(基础篇) 4人参与 attachment Allevi 2019-6-6 09:52 4 278 wu6886 2019-6-7 14:39
FPGA 主流芯片选型指导和命名规则(二)(下) 2人参与 attach_img thinkfunny 2019-6-6 11:13 2 246 honey_teck 2019-6-7 06:29
Verilog_HDL教程 6人参与 attachment Allevi 2019-6-5 09:41 7 345 honey_teck 2019-6-7 06:25
FPGA驱动EMMC数据写入读出问题???? 1人参与 smileqq 2019-6-6 16:28 1 981 helendcany 2019-6-6 17:38
并行FIR滤波器设计 ------- FIR数字滤波器的FPGA实现(三)(3) 1人参与 attachment pulbieup 2019-6-6 13:39 1 336 gaoxings 2019-6-6 17:37
不知道PCIE的核A家还是X家的好 1人参与 sunygd 2019-6-6 10:18 1 170 fanichicl 2019-6-6 17:36
AD9517时钟芯片配置不成功,不能正常锁定怎么办? 1人参与 cj223356 2019-6-6 10:31 1 616 kinidrily 2019-6-6 17:36
下一页 »
还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-10 05:20 , Processed in 0.109375 second(s), 13 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

返回顶部 返回版块