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关于亚稳态形成的原因 1人参与	uperrua 2019-6-12 10:15	1 310	helendcany 2019-6-12 16:42
testbench教程——怎样用VHDL写TESTBENCH 1人参与	A-Lin 2019-6-12 07:00	1 218	kinidrily 2019-6-12 16:37
Modelsim仿真技巧REV2.0 1人参与	Ferrya 2019-6-12 13:51	1 215	relchhiclty 2019-6-12 16:35
不知道怎么判断一种算法适不适合用FPGA实现 1人参与	odayle 2019-6-12 10:56	1 238	helendcany 2019-6-12 16:34
FPGA的调试-内嵌逻辑分析仪(SignalTap)（二）实例（3） 1人参与	pulbieup 2019-6-12 13:59	1 280	Demyar 2019-6-12 16:32
最全FPGA开发板原理图 1人参与	A-Lin 2019-6-12 10:19	1 211	helendcany 2019-6-12 16:28
FPGA的调试-内嵌逻辑分析仪(SignalTap)（一）原理（2） 1人参与	pulbieup 2019-6-12 11:25	1 326	gaoxings 2019-6-12 16:27
关于chipscope的使用，我的触发条件里设置为全X，run后会提示sample buffer is ful... 1人参与	sunygd 2019-6-12 10:45	1 1113	Demyar 2019-6-12 16:26
FPGA的调试-内嵌逻辑分析仪(SignalTap)（二）实例（1） 1人参与	pulbieup 2019-6-12 13:52	1 283	relchhiclty 2019-6-12 16:25
FPGA之有限状态机 1人参与	ulppknot 2019-6-12 15:11	1 319	yxlk 2019-6-12 16:24
FPGA怎样串行接收16位或32位数据？？？ 1人参与	uaidenp 2019-6-12 16:06	1 360	wu68aq 2019-6-12 16:24
FPGA的调试-内嵌逻辑分析仪(SignalTap)（一）原理（1） 1人参与	pulbieup 2019-6-12 11:23	1 397	gaoxings 2019-6-12 16:09
FPGA ------- FIR 滤波器之多相抽取器（Polyphase Decimator） 1人参与	mytomorrow 2019-6-12 14:41	1 494	Demyar 2019-6-12 16:08
FPGA ------- 抢占式优先级译码器电路 1人参与	thinkfunny 2019-6-12 14:29	1 391	relchhiclty 2019-6-12 16:07
Modelsim仿真技巧REV1.0 1人参与	Ferrya 2019-6-12 13:50	1 185	yxlk 2019-6-12 16:06
FPGA 时序之周期约束 1人参与	ulppknot 2019-6-12 15:00	1 211	helendcany 2019-6-12 16:05
vivado学习入门资料（七） 2人参与	Allevi 2019-3-14 13:28	2 256	wade190809 2019-6-12 11:17
FPGA ------- 组合逻辑中的竞争与险象问题（五）之险象对数字电路的影响 3人参与	uperrua 2019-6-11 10:57	3 412	明明不知道 2019-6-11 23:59
FPGA ------- 组合逻辑中的竞争与险象问题（四）之动态险象 4人参与	uperrua 2019-6-11 09:00	4 468	明明不知道 2019-6-11 23:52
FPGA ------- 状态机模型之Mealy型状态机 3型 2人参与	thinkfunny 2019-6-11 11:08	2 431	dqwuf2008 2019-6-11 22:33
用Verilog+HDL语言设计分频器和32位计数器 1人参与	Taio 2019-6-11 09:00	1 303	wu68aq 2019-6-11 17:11
testbench教程——计数器程序与TESTBENCH 1人参与	A-Lin 2019-6-11 10:18	1 243	helendcany 2019-6-11 17:10
FPGA的FFT IP核求助？？？ 1人参与	ubeautqq 2019-6-11 14:32	1 299	kinidrily 2019-6-11 17:08
用veriloghdl进行fpga设计的一些基本方法 1人参与	A-Lin 2019-6-11 09:00	1 176	fanichicl 2019-6-11 17:03
FPGA ------- FIR 滤波器结构和优化之系数填充（Coefficient Padding） 1人参与	mytomorrow 2019-6-11 10:52	1 346	kinidrily 2019-6-11 17:01