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cadence原理图引脚与PCB引脚数不一致(pcb多了几个地引脚)
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以TPS62404_DRC为例:
原理图:
封装:
当执行完原理图check后,生成网络表,如果此时直接在PCB中放置元件封装,放置不进去
解决方法一:修改原理图库,使引脚数增加至15
解决方法二:原理图及原理图库不用进行改动,直接修改生成的网络表,修改pstchip.dat和pstxnet.dat(写字板打开)即可
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封装:
当执行完原理图check后,生成网络表,如果此时直接在PCB中放置元件封装,放置不进去
解决方法一:修改原理图库,使引脚数增加至15
解决方法二:原理图及原理图库不用进行改动,直接修改生成的网络表,修改pstchip.dat和pstxnet.dat(写字板打开)即可
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