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Aldec Active HDL 7.3 SP1 美国、内华达州－提供ASIC及FPGA先进设计工具以及混合语言模拟的领导厂商－Aldec,Inc.，于近日宣布Active-HDL最新版本-Active-HDL7.3 SP1，已于2007年12月11日正式上市。 Active-HDL是一套以Windows為基礎，可支援FPGA/ cpld及ASIC設計輸入及驗證的平台。 它可支援VHDL、 Verilog、SystemVerilog、Syst EMC以及EDIF等從設計入門至硬體實現之完整流程。 Active-HDL能提供所有設計最快之模擬速度，不論其原始碼語言或者target silicon，還包含 嵌入式設備。 Aldec在台總代理鈦思科技表示，Active-HDL 新版(7.3 sp1)增加了許多新的產品功能，例如：簡化了設計時的複雜度，提高生產力 ，加快行為層(behavioral)的速度；如：RTL、VHDL、 Verilog、 SystemC、 SystemVerilog及EDIF的時間模擬速度等等。 Aldec在台总代理钛思科技表示，Active-HDL新版(7.3 sp1)增加了许多新的产品功能，例如：简化了设计时的复杂度，提高生产力，加快行为层(behavioral)的速度；如：RTL、VHDL、Verilog、SystemC、SystemVerilog及EDIF的时间模拟速度等等。
0 z+ S( ]: B, H6 Y! F2 c2 ^) C* k0 e速度提升 速度提升
2 E) j& P& {8 `. h. `7 r# I! KActive-HDL 新版(7.3 sp1)相較於以往的版本在效能上有大幅度的改進及提升，如：於SystemC的編譯速度加快了5倍；Verilog的編譯速度加快了2倍；VHDL則快了2.5倍。 Active-HDL新版(7.3 sp1)相较于以往的版本在效能上有大幅度的改进及提升，如：于SystemC的编译速度加快了5倍；Verilog的编译速度加快了2倍；VHDL则快了2.5倍。 除此之外，利用SLP的技術可提升Verilog的模擬速度，從100%加快至150%，此一技術同時協助行為層的架構者提供實際的效能利益，尤其像是behavioral、gate和timing模擬等。 除此之外，利用SLP的技术可提升Verilog的模拟速度，从100%加快至150%，此一技术同时协助行为层的架构者提供实际的效能利益，尤其像是behavioral、gate和timing模拟等。 透過Active-HDL的編譯器(compiler)可對Verilog及VHDL進行加密(encrypted) 。 透过Active-HDL的编译器(compiler)可对Verilog及VHDL进行加密(encrypted)。 5 B& V# `+ X, W
更完善的VPI 精靈 更完善的VPI精灵
2 K- X. B% M6 Q/ P& K9 z/ y' QActive-HDL 新版(7.3 sp1)改進了PLI/VHPI/VPI精靈的圖形化使用者介面。 Active-HDL新版(7.3 sp1)改进了PLI/VHPI/VPI精灵的图形化使用者介面。 設計流程管理者(Design Flow Manager)也做了功能上的更新並可支援最新的合成(synthesis) 、佈局及繞線(place and route) 、及其它供應商的工具，如：Actel、Altera、Lattice、Quicklogic及Xilinx等大廠。 设计流程管理者(DesignFlowManager)也做了功能上的更新并可支援最新的合成(synthesis)、布局及绕线(placeandroute)、及其它供应商的工具，如：Actel、Altera、Lattice、Quicklogic及Xilinx等大厂。 鈦思科技表示，Active-HDL是目前市面最具彈性且介面最易於使用的設計套裝軟體，它能夠協助工程師在單一整合的環境下執行所有的工作。 钛思科技表示，Active-HDL是目前市面最具弹性且介面最易于使用的设计套装软体，它能够协助工程师在单一整合的环境下执行所有的工作。 - m. p$ [( w2 `' \: o
快速波型檢視器 快速波型检视器
9 j V$ n8 q' w* |% {Active-HDL 新版(7.3 sp1)同時改善了波型檢視器的速度，就好像控制滑鼠上的滾輪檢視功能一樣方便，能夠輕鬆地將畫面放大或縮小；波型檢視器裡也有一個一樣的控制器功能，只要按住CTRL鍵並利用滑鼠來回上下的動作即可控制。 Active-HDL新版(7.3 sp1)同时改善了波型检视器的速度，就好像控制滑鼠上的滚轮检视功能一样方便，能够轻松地将画面放大或缩小；波型检视器里也有一个一样的控制器功能，只要按住CTRL键并利用滑鼠来回上下的动作即可控制。 您可以儲存之前檢視的畫面，並在2個cursors間觀看波型畫面。 您可以储存之前检视的画面，并在2个cursors间观看波型画面。 ( E- Z8 e& M3 N' U' t4 w) P
關於Active-HDL 关于Active-HDL 1 ?. |7 D. d8 K; G/ d" _1 g! @
Aldec公司所提供的高階FPGA及ASIC設計和驗證環境—Active-HDL，能夠協助工程人員進行電信、軍事，或者消費性電子等應用的硬體實現。 Aldec公司所提供的高阶FPGA及ASIC设计和验证环境—Active-HDL，能够协助工程人员进行电信、军事，或者消费性电子等应用的硬体实现。 Active-HDL能夠和業界標準相容，如IEEE、ISO、IEC及其它標準等，它為您的設計提供了極廣的覆蓋率及支援。 Active-HDL能够和业界标准相容，如IEEE、ISO、IEC及其它标准等，它为您的设计提供了极广的覆盖率及支援。 其它強大的功能和工具，如程式碼覆蓋率分析(Code Coverage Analysis)，圖表編輯器，和狀態圖表編輯器，都能協助您以非平行的方式檢視您的設計元素。 其它强大的功能和工具，如程式码覆盖率分析(CodeCoverageAnalysis)，图表编辑器，和状态图表编辑器，都能协助您以非平行的方式检视您的设计元素。 Active-HDL具備除錯工具，能支援Soft或Hard IP Core元件；其它的特色如圖形化使用介面、程式語法、或混合模式開發都能加快您的設計速度。 Active-HDL具备除错工具，能支援Soft或HardIPCore元件；其它的特色如图形化使用介面、程式语法、或混合模式开发都能加快您的设计速度。. |. W6 `/ n# Z
3 e. L# W; E3 X7 P4 r2 \, {6 f[ Last edited by mengzhuhao at 2008-6-25 17:22 ] | 
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发表于 2008-6-25 17:21
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发表于 2009-4-18 14:01
