一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
, v3 m3 K& F& o3 B  ]0 |DS[1：0]是cpld的两个输入信号，经过如下代码锁存：
- J! k1 _. C' c' C
always @(posedge Clk or negedge nReset)
. y* B7 C! J5 Bbegin
4 E8 Q0 Y: |& o9 }7 t1 Q        if (!nReset) begin
                DSXout <= 1'b1;
1 M: i+ I8 ?: d9 P6 h! W                NDSX <= 1'b1;
5 n2 V  @" Y- d8 t, O. J9 f                end
$ f' m7 w2 }: e" h" r         else begin
$ B; h+ M/ a9 ^; t2 |+ c. F                 NDSX <= & DS;
5 J: Z" J- u; A- P! \" @& W  x                DSXout <= NDSX;
                end
$ B6 X3 m: _" ?; y7 Vend
. X  s, F, M; \, T5 ?5 ?+ E为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
& G3 U4 [0 k, A! J7 u8 V: `/ Rreg[3:0] DS_Q
5 c( G; G9 m& h% T) d% Salways（posedge CLK or...）
...
else
" k- ?4 E" a5 I! ?# D2 ]( s, gbegin
* x9 _+ y" ~6 a! s3 P DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
end
8 B( O; j  @$ T-----------------------------------------
把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。

那在看看PCB设计,VCCIO的滤波电容？

对了你把时基看看。下拉多少时间？ns级别？
$ l, b# v9 ]! ?

zgq800712

$ D5 a6 h$ b3 ?6 a0 B, f
) K; `, M- y4 s! \& M
signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。