一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
$ v+ l3 h+ \7 bDS[1：0]是cpld的两个输入信号，经过如下代码锁存：
: e4 G/ m/ g. i% K: t8 Y
& \& N, p% D9 U6 f6 D4 ]# F+ oalways @(posedge Clk or negedge nReset)
begin
        if (!nReset) begin
& T. j# L% `$ ]  ?9 p                DSXout <= 1'b1;
! e" J2 f( H# P  O                NDSX <= 1'b1;
                end
. t, R' D5 k7 v2 J" D         else begin
                 NDSX <= & DS;
% e. j' \% ~+ k- b) ?1 w% K" j                DSXout <= NDSX;
                end
end
为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
3 o1 t5 m) g8 D0 M( _reg[3:0] DS_Q
always（posedge CLK or...）
...
else
begin
DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
end
2 g7 }9 a( f) y- k- N; d& c6 Y-----------------------------------------
" n: h. O9 P$ p* U: l2 M把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。
" q+ ]( p$ b* r& i
那在看看PCB设计,VCCIO的滤波电容？

对了你把时基看看。下拉多少时间？ns级别？
9 v" f$ S2 s3 h: R( m$ |+ c

zgq800712

9 I( l$ w8 ^0 w
" N* i8 a- q/ g0 Y: E8 qsignaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
. X  \3 O) a/ N: f2 [先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？
1 x1 C: R2 j7 l  s' Y; @& J
看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。