一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
DS[1：0]是cpld的两个输入信号，经过如下代码锁存：

always @(posedge Clk or negedge nReset)
begin
        if (!nReset) begin
9 B2 H7 u: U& q. y/ v                DSXout <= 1'b1;
                NDSX <= 1'b1;
                end
         else begin
                 NDSX <= & DS;
+ k9 M0 k- h& T. H% W                DSXout <= NDSX;
                end
end
. }3 I0 e+ O8 f: ]  z2 Z为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
! p; f& m: G; Q4 R) c9 N9 l/ x你先把异步信号DS打2次DFF，在把它送到NDSX。
# T- S3 z" d. {* ~reg[3:0] DS_Q
8 s1 s3 L5 R- y4 O3 halways（posedge CLK or...）
4 Y" O4 \* g* h+ O, U" @- g# f! p...
9 _' f, }( V1 _8 i7 i( n$ I' ~else
begin
8 Q" Z7 C: H& ~5 r. O$ X DS_Q[3:2]<={DS_Q[2],DS[1]};
1 s2 x. T4 @$ z1 z DS_Q[1:0]<={DS_Q[0],DS0]};
end
) |) y. c3 U; I# ^; k: g-----------------------------------------
5 l8 T4 N* v* S! r& @把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。

那在看看PCB设计,VCCIO的滤波电容？

对了你把时基看看。下拉多少时间？ns级别？
3 K- |* w+ k/ ^0 ?4 a3 @( ?

zgq800712

/ A2 o1 D- b" k6 p+ w
; J6 L2 Z0 o4 {signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
: e1 M" i  D: p* G, [: A先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

' a6 I; R4 n2 F看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。