请教，关于DDR2的时钟管脚

小谢青枫

第一次用DDR2(Micron的MT47H32M16HR)，对应的FPGA是CycloneIII系列的EP3C25，DQS之类的管脚是不支持差分模式的。
7 w- d& ]: n' g- m, i* {; v6 y0 W  q请教各位大虾，DDR2的时钟管脚（CK, CK#）在altera的文档“Planning Pin and FPGA Resources”里面的“Pin Connection Guidelines Tables”中建议的方式如下：
" [( u4 @: a5 Q
) h! G5 x; S. Z$ XIf you are using single-ended DQS signaling, place any unused DQ or DQS pins with DIFFOUT capability in the same bank or on the sameside as the data pins.
" r6 f$ n" J. O5 \/ j, F
/ R, x, U  S0 z$ u  S0 z8 w7 @% c8 O% g" @怎么理解这句话？是说找同一个bank或side里面、DQ定义没有用到的管脚里凑出一个差分对给CK和CK#吗？

为什么CK和CK#不用这个bank的PLL呢？
* I% G7 z$ u$ T
多谢！

part99

你对差分线的理解有误。
8 b) u7 ~' t9 M4 V0 |3 FFPGA如果DQS是单端而不是差分，那么DRAM的DQS只接一个，而另外一个做termination。估计是100欧姆接地。

part99

翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放个电阻接地。

超級狗

答案就在影片中，請看 VCR！
$ K9 z. j  C! z


Pin Connection Guidelines Tables
4 B4 z4 z+ Y1 l. P& q9 JThe following table lists the FPGA pin utilization for DDR, DDR2, and DDR3 SDRAM without leveling interfaces.

小谢青枫

part99 发表于 2014-4-14 09:55
翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放 ...

哦多谢提醒！DQSn我打算悬空处理的。
; v% M1 J; Z( M) p+ V: Z# n现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普通一对差分对；怎么不用PLL管脚呢，做时钟不是性能更好？

小谢青枫

超級狗 发表于 2014-4-14 11:23
答案就在影片中，請看 VCR！
. c/ }5 Q5 ^& e0 e
& W% u- R2 S4 ^; F4 Z- @

呃... 弱弱的问，without leveling interfaces是什么意思啊？这句话是重点句么？木有参悟...

超級狗

啊替拉（Altera）的建議是說，這樣的安排對 DDR ~ DDR3 的應用是最佳化。
5 J2 R+ D" T6 D7 F. h8 E
你今天用的是 DDR2，將來若有改為速度更快的 DDR3 的需求，還是可以用同一顆 FPGA 來達成，毋須再選擇速度更高的 FPGA。
3 H3 p" T. Q6 w" n
without leveling interfaces = 不需要提升界面效能

4 v& P, q* b& M7 b7 B

zgq800712

就是叫你吧脚放在    DDR数据口的同一个bank内最差也要放同一个边内（同是左边/上边/下边，这样距离近，最后布线后的timing delay肯定是最好的），
; C5 Z% I) g9 ~7 _, P4 w( O并且是放在没有用完的DQ或DQS 并且这个脚是带差分对的脚。 比如PINL10_DIFFp,PINL11_DIFFn.

( Q  K6 p7 \) I7 |- M) e7 Q) h
4 T9 ?$ Y9 t- n; Z" a0 p1 f" r

lvsy

小谢青枫 发表于 2014-4-14 19:25
哦多谢提醒！DQSn我打算悬空处理的。
现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普 ...

CK/CKn肯定不能直接从PLL直接输出，要跟据地址/命令信号对齐的。

小谢青枫

好的，多谢各位指教！

relchhiclty

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