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阻抗问题求救

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1#
发表于 2014-3-24 09:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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项目pcb情况如下:一片DSP加两片sdram,dsp到sdram地址和控制信号采用的是菊花链结构,数据线是经过源端匹配电阻和终端匹配电阻再到sdram,均未作等长要求,匹配电阻都是33欧姆的排阻,第一次打板走线要求的是33欧姆,改版后要求走线阻抗50欧姆,现在的情况是sdram烧不进程序了。我的疑问是:
  b. t2 a3 X" D1,阻抗变化会影响程序的烧录吗?3 f7 y" o: E. V$ P! t4 w( r( L
2:两片sdram是菊花链好还是T型好?
7 A' G8 l( p$ t; }- K3:源端和终端都串接了33欧姆匹配电阻,按照单端走线50欧姆,那么做板的时候阻抗是直接做50欧姆呢还是50-33=22欧姆呢?关于阻抗的问题看了很多但还是没搞懂,芯片与走线的阻抗的关系是怎样的,望知道这方面的大侠不吝赐教!感激不尽!

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2#
发表于 2014-3-24 16:45 | 只看该作者
1.阻抗不匹配固然不好,但也不至于影响程序烧录。建议将sdram频率调到最低看下行不。8 q5 C! C8 S0 z" P# @
3 z3 b. |( }5 b
2.应该T型比较好。6 S: X) A3 e/ u" Q: n& i, W, Y8 t
" h! ]+ O  `% X! J5 g0 y
3.如果阻抗控制为50欧姆,那么走线的阻抗就要求50欧姆。

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3#
发表于 2014-3-24 17:27 | 只看该作者
按照你的描述,估计对pcb层叠结构走线宽度、阻抗之间的关系不太清楚。" r' d. ^! z) W9 b8 ?
影响DRAM工作的有很多因素:电源和VTT电源、分组等长、预计达到阻抗换算出来的线宽和间就等(非计算阻抗!!!)、还有“托起”神仙---高速线的云朵---内层分割块。! i6 k& B, u  A7 p* j; D8 ]

  X' g. G$ y% c6 l9 u如果这些都考虑清楚,没有什么板不能工作的。你仅仅文字上的描述阻抗问题,不可能清楚的。

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4#
 楼主| 发表于 2014-3-24 18:13 | 只看该作者
李明宗伟 发表于 2014-3-24 16:45+ y* Z; L' e2 ^4 ~* T
1.阻抗不匹配固然不好,但也不至于影响程序烧录。建议将sdram频率调到最低看下行不。% ^% K/ O4 L" b! C. u

5 ~6 e4 g' [$ F: ?$ f2 U2.应该T型比较好。 ...

' e) @0 q' x4 E+ D, B- M  L感谢你的回复!因为一般要求都是单端阻抗50欧姆,差分100欧姆。传输线阻抗=源输出内阻+匹配电阻,但是我看原理图中源端和终端都加了33欧姆的排阻,我就迷惑是只加一端的匹配电阻还是两端的都要算进去?

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5#
发表于 2014-3-24 18:43 | 只看该作者
串接的电阻、传输两端的内阻 与 走线和参考层之间的阻抗值是两码事。

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6#
 楼主| 发表于 2014-3-25 09:32 | 只看该作者
andyxie 发表于 2014-3-24 18:430 |/ x3 M+ \& Y* a; ~" H# k: m
串接的电阻、传输两端的内阻 与 走线和参考层之间的阻抗值是两码事。
0 G3 w3 [+ S2 D% c" M; ^# ?! v
要实现阻抗匹配,它们之间是有某些关联的。

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7#
发表于 2014-3-25 13:19 | 只看该作者
1,电阻可能会影响,因为电阻值会直接影响信号,我们一次一个板子因为信号线未加电阻,导致信号质量很差,50块PCB,有时候可以烧录成功,但90%以上的概率都是失败。但你这里是不是需要测试,你可以换着试试嘛,很简单。) C* U+ Z4 `- b. b: i/ E
2,应该T型1 u# [$ u7 \% F: q1 @1 X
3,PCB阻抗应该按照标准做50,如你说,芯片输出阻抗不是准确值,但一般是30左右,所以串接电阻一般是22左右,具体值需要换不同电阻,然后测试信号质量来确定。

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