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本帖最后由 /tp☆芳☆/tp 于 2014-3-24 09:39 编辑
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项目pcb情况如下:一片DSP加两片sdram,dsp到sdram地址和控制信号采用的是菊花链结构,数据线是经过源端匹配电阻和终端匹配电阻再到sdram,均未作等长要求,匹配电阻都是33欧姆的排阻,第一次打板走线要求的是33欧姆,改版后要求走线阻抗50欧姆,现在的情况是sdram烧不进程序了。我的疑问是:; o# A) e) K, l, c
1,阻抗变化会影响程序的烧录吗?
5 a, b, R% o! @' v2:两片sdram是菊花链好还是T型好?4 Y% ?# P% d: p6 v0 R/ z2 a
3:源端和终端都串接了33欧姆匹配电阻,按照单端走线50欧姆,那么做板的时候阻抗是直接做50欧姆呢还是50-33=22欧姆呢?关于阻抗的问题看了很多但还是没搞懂,芯片与走线的阻抗的关系是怎样的,望知道这方面的大侠不吝赐教!感激不尽! |
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