求助原理图设计中根据什么知道哪些信号需要上下拉，我看芯片的datasheet并没有提示！

sean20100814 · 发表于 2014-3-13 11:07

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

原理图设计中根据什么知道哪些信号需要上下拉，我看芯片的datasheet并没有提示！究竟是依据什么来给它加上拉或下拉电阻的，求解！

fyh629 · 发表于 2014-3-14 08:12

zmsok163 发表于 2014-3-13 15:28
* Z6 n' [. L& ^2 {* P7 |上下拉都可以控制吧，上拉还是下拉得根据你自己电路来选择吧。比如某低电平有效的器件，在MCU起来之前我 ...

长见识了，还可以这么干

ych634227759 · 发表于 2014-3-13 15:31

LS所言极是！

zmsok163 · 发表于 2014-3-13 15:28

fyh629 发表于 2014-3-13 14:568 \) u0 v- n) L* L8 u, Q* y
低电平有效你加下拉，不就一直有效吗，那你还控制什么！

上下拉都可以控制吧，上拉还是下拉得根据你自己电路来选择吧。比如某低电平有效的器件，在MCU起来之前我需要他工作，加下拉。在mcu起来之后，我不需要它工作，我就给它置高呀。

fyh629 · 发表于 2014-3-13 14:56

ych634227759 发表于 2014-3-13 14:45# U9 |! D" w1 d5 {3 p9 ~; ^9 P2 C) U
他应该写错了吧。低电平有效应该是加下拉吧！

低电平有效你加下拉，不就一直有效吗，那你还控制什么！

fyh629 · 发表于 2014-3-13 11:16

输入的信号低电平有效的加上拉，不过好多自带上下拉

sean20100814 · 发表于 2014-3-13 14:10

fyh629 发表于 2014-3-13 11:16
9 _; R9 m4 G4 ^' k( k输入的信号低电平有效的加上拉，不过好多自带上下拉

低电平有效加上拉？不是高电平？

ych634227759 · 发表于 2014-3-13 14:45

sean20100814 发表于 2014-3-13 14:10
% B( B( N6 Z4 T4 i: E6 q8 M+ _低电平有效加上拉？不是高电平？

他应该写错了吧。低电平有效应该是加下拉吧！

xiulin69 · 发表于 2014-3-13 14:47

低电平有效的时候，上拉

ych634227759 · 发表于 2014-3-13 14:59

哦，对的，低电平有效的是上拉！

qqtolm · 发表于 2014-3-15 10:01

宝庆书生 · 发表于 2014-3-22 13:21

oc和od门电路一般通过电阻上拉

风吹摇摆 · 发表于 2014-3-22 13:59

一般芯片的规格书里有GPIO口的默认设置的，有的是pull up有的是pull down，在GPIO上面加上拉有可能是提高驱动能力，也有可能是因为系统刚开始运行BOOT的时候GPIO处于不定状态，因此选用GPIO时要注意它的默认设置；低电平有效的要尽量加上拉，切默认为高电平，这样才能防止上电时误操作。

sean20100814 · 发表于 2014-3-22 15:25

风吹摇摆发表于 2014-3-22 13:59" Y6 N9 Q3 v8 L/ W3 T+ j8 O8 P
一般芯片的规格书里有GPIO口的默认设置的，有的是pull up有的是pull down，在GPIO上面加上拉有可能是提高驱 ...

谢谢你耐心解答！

sean20100814 · 发表于 2014-3-22 15:26

fyh629 发表于 2014-3-13 14:56
e/ n* g& x5 B7 Q0 Q" s( \4 j低电平有效你加下拉，不就一直有效吗，那你还控制什么！

谢谢耐心解答

帐号		自动登录	找回密码
密码			注册

求助原理图设计中根据什么知道哪些信号需要上下拉，我看芯片的datasheet并没有提示！

EDA365欢迎您登录！

浏览过的版块

推荐内容 /1