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我现在做一个PCB,是三个小板拼在一起做的,故三个板子的原理图放到一个工程目录下,这三个原理图基本方案是一致的,所以里面的元件、网络有很多是一样的。比如第一个图里有RXD1,TXD1,在第二个图里也有RXD1、TXD1。但这两组网络,在PCB是独立的,彼此是没有连接的。。。
6 y9 N" {! {: z% z' q3 z9 x6 S现在有几个问题:+ n9 l% c3 a' b6 k! d2 m3 ?
1,在原理图编译时会出现错误。
, }3 \' a2 |. v3 T: v duplicate net names wire rxd1. 在不同原理图里有相同的网络名。(我已经在NET identifier scope设置了hierarchical纵向电气连接方式。这种方式,net label的作用范围是单张原理图之内。)4 _; [; h# ~5 t2 o
unique identifiers errors. 这是警告。+ ], t: h2 ]2 T# x3 s
2,在PCB中如果设置才能避免来自不同ROOM之间的飞线连接。。(每个原理图都会自动生成一个ROOM)。
3 o/ N1 N6 A1 ^' k: f ]; U6 r* n2 u# [% L- K
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各位,都解决办法没!
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