紧急求助！vin口的输入丢数据！

littlepig

芯片是ti的8148，视频输入采用vin口输入，发现FPGA过来的数据时钟采样后丢数据，时钟70M丢3个，50M丢2个，12M不丢，时钟和数据都是fpga给的，哪位大神有过相关经验啊，跪求指导。时钟测过波形都还不错就是下降沿时间大了点，70MHZ时候下降沿有4ns，是这个引起的么

part99

4ns大了点，一般都是2ns，我试过3ns没问题。你的线有多长？

littlepig

part99 发表于 2013-11-12 11:53
7 X7 P) ?; R) I4ns大了点，一般都是2ns，我试过3ns没问题。你的线有多长？

这次忘了做等长，最长的2000mil，最短的1100mil，时钟是1600mil左右，问题是丢数据，一个图像600x800，dsp采样后总会少几个，而且数据都不对，如果是延时问题，好歹测个错误数据啊，头疼，

littlepig

part99 发表于 2013-11-12 11:53
- U: m6 M# P, n4ns大了点，一般都是2ns，我试过3ns没问题。你的线有多长？

时钟改小后20几M后下降沿延时就变小变成2.6ns了，但是还是丢数据，

part99

恭喜你，你现在可以把球踢给fpga或者firmware工程师了。你看你的描述，丢数据要么在fpga端发生，要么是dsp的内存buffer分配不对。

part99

1，不需要做等长，2，20几兆丢数据，那真的不是硬件问题了。可以试一下把fpga输出加强一下证明给他们看。

littlepig

part99 发表于 2013-11-12 12:21
1，不需要做等长，2，20几兆丢数据，那真的不是硬件问题了。可以试一下把fpga输出加强一下证明给他们看。

谢谢回复哈，不过fpga输出加强是什么意思啊？

part99

littlepig 发表于 2013-11-12 00:48
谢谢回复哈，不过fpga输出加强是什么意思啊？

FPGA输出的强度可以调，你可以加强或减弱，看看丢包是否有变化。
我觉得最大的可能还是在FPGA的时钟上，时钟不同步，则很容易丢包。而且，vin包括pclk，hs，vs,和DE，这4组时钟的关系以及和数据的关系要仔细研究。
; M% n- z! ~2 ]% s* B另外，你应该让写驱动的人多看看8148的errata，踢哀的猪头喜欢把最重要的东西放在errata而不是datasheet。

littlepig

part99 发表于 2013-11-12 20:01
  B6 r. ]) H4 }3 ^FPGA输出的强度可以调，你可以加强或减弱，看看丢包是否有变化。
. o% k/ I0 d, j  e/ J+ U( i  y) ?我觉得最大的可能还是在FPGA的时钟上， ...

8 p( ]( f' L: X7 P2 ~* A: ?, m真的很感谢这么认真的回复哈，{:soso_e183:} ，目前还没有接入ccd输入，只是fpga模拟数据发给8148，这样测下这个vin口调通没有，clk，hs，vs，data，de都是fpga那边给的，现在给的就是不同频率下送给8148，这个8148软件那边核对过寄存器分配对的，所以突破口不知道在哪，那个时序只能再核对下了，