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zhangjinhe · 发表于 2013-10-21 11:10

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小弟是个菜鸟，看了jimmy大师的DDR教程用的是大师教程里的文件，看完教程之后自己把数据和地址的走完了，第一次走大家给些建议。小弟先在这里谢谢了

ALLEGROPCB · 发表于 2013-10-21 17:32

这个论坛有点荒凉了。一个帖子7个小时没人回复。

与你同行 · 发表于 2013-10-21 18:13

DRAM0_CLK#和DRAM_CLK是一对差分线。请等长等宽与其它走线保持三W原则。
图中走线有突起。

zhangjinhe · 发表于 2013-10-21 21:47

与你同行发表于 2013-10-21 18:13- Q1 F% C: |+ d8 W6 v8 G; I
DRAM0_CLK#和DRAM_CLK是一对差分线。请等长等宽与其它走线保持三W原则。
9 A1 g( b6 e2 O图中走线有突起。

多谢小弟明白了

jimmy · 发表于 2013-10-22 09:21

有两个比较大的问题：

1，差分时钟没按差分进行

2，没做到3w,串扰不好解决

CUICHAOYUE · 发表于 2013-10-22 10:42

1、差分时钟没按差分进行？大哥的意思是：等长蛇形时可牺牲耦合，此外就必须时刻紧耦合？曾经看过一篇论文说差分线之间的耦合只占20%左右，更多是对地耦合，故差分线走线层需紧靠"地"平面~看过两份走这种DDR2 时钟差分线的设计，别人好像对CK和CK#都不太严格于紧耦合而侧重等长，两块板子都能跑起来（可能运行的频率不太高吧），当然可靠性就很难考究了，所以有时自己为了容易走线很多时候也心存侥幸。希望大家提出一些权衡的办法。

xiaoyangren · 发表于 2013-10-22 10:58

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