大家给些意见啦！

zhangjinhe

  小弟是个菜鸟， 看了jimmy大师的DDR教程 用的是大师教程里的文件，看完教程之后自己把数据和地址的走完了，第一次走 大家给些建议。小弟先在这里谢谢了

ALLEGROPCB

这个论坛有点荒凉了。 一个帖子7个小时没人回复。

与你同行

DRAM0_CLK#和DRAM_CLK是一对差分线。请等长  等宽    与其它走线保持三W原则。
7 I$ [+ e1 P+ L1 X: @' M图中走线有突起。

zhangjinhe

与你同行 发表于 2013-10-21 18:13
/ \7 v/ z" d4 H6 x6 I/ @4 `7 l, Y- KDRAM0_CLK#和DRAM_CLK是一对差分线。请等长  等宽    与其它走线保持三W原则。
) ~. y3 J% }/ w& Q9 j2 E$ N2 K' ?图中走线有突起。

1 C1 G: |* r  y/ T多谢 小弟明白了

jimmy

有两个比较大的问题：

4 F9 r. p, T& s6 M( R1，差分时钟没按差分进行

: \2 S! V0 ~5 }: K


2，没做到3w,串扰不好解决
) q0 M; a: A2 J: T" R( i3 X! n2 i' ]
! l( S# `$ H# e, w
0 _, p. o. P, H4 A; A" |6 Z1 x+ }* j0 t

CUICHAOYUE

1、差分时钟没按差分进行？大哥的意思是：等长蛇形时可牺牲耦合，此外就必须时刻紧耦合？曾经看过一篇论文说差分线之间的耦合只占20%左右，更多是对地耦合，故差分线走线层需紧靠"地"平面~看过两份走这种DDR2 时钟差分线的设计，别人好像对CK和CK#都不太严格于紧耦合而侧重等长，两块板子都能跑起来（可能运行的频率不太高吧），当然可靠性就很难考究了，所以有时自己为了容易走线很多时候也心存侥幸。希望大家提出一些权衡的办法。

xiaoyangren

走过、路过、看过