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请高手帮我解读一下一下信息。

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1#
发表于 2008-8-14 10:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
这是我设置XNET等长后,布线完成对线进行show element 弹出的信息:
; a' |" r5 ^) X* y8 R我明明设置的XNET是 是 Total Ecth Length :min = 2000 MIL , max = 2100 MIL6 k' X! {; D" l5 M
在Reletive  propagation delays  中设置的公差是 0:100 (mil)
7 q" u2 w! h8 p: q0 ~为什么会出现“ (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL3 Z4 C6 F7 J0 m& i" x8 H
                   target=  (IDE_D9) U3.D17 to IDE1.6”' B' D8 m. G2 I) U" h& n& ^! o
这个结果?
' r+ _, ^2 j- g+ R6 n' Z  T( _/ u; l& B% x7 \: e) T# N( @' l0 e
附:该线的网络具体情况是从 U3 .D1------ RN(排阻) --------0(过孔)-------------- IDE1.6
& B+ @& H9 u9 ^                                                                                            |
& z0 T2 [2 w, ~# [                                                                                             -----------------------------------CF1.48                 ( L+ M8 C3 }# u8 y: E, F- g

! p5 G* L; {! q; z+ Z; D我的意图是设置 U3.D17 到 IDE1.6 线长为2000 ~ 2100 (MIL)而不计 过孔到CF1.48  线长。5 I9 q. w: \. H5 U2 K- U1 I# m: h4 M
我这样设置对不对啊?应该怎么做呢?
* c% h6 `  }$ q/ r! r. ?+ Z' \. `# D, `5 z/ I" H! C
第二个问题:RDly 与 totE 分别表示什么?, R. t. N% g& M. @; n9 k. L
$ s2 \  J( I; H! s3 m3 \* P

0 N! C  z6 }% ?" {! y' |( ZLISTING: 1 element(s)6 i+ ?5 m( _7 Q7 K# n0 I- h( B6 u, }+ m
              < NET >              
! b, M* f! g6 j8 `; W  Net Name:            IDE_D9$ t$ n8 X; v$ ?9 G! f* ]& l
  Member of XNet:      IDE_D9
+ x7 l  s0 g: P- V  Member of Bus:       IDE_DATA_BUS# z6 M; V; T2 e  I0 T9 w
  Pin count:              3" ]6 x: K9 ]0 q6 f
  Via count:              2
- a" e& S3 W( ?4 z$ ?5 w  Total etch length:      2662 MIL
$ s8 n# j8 g  c7 V* o  Total manhattan length: 2064 MIL" H$ p) h: F+ h" {; x4 O& m5 @
  Percent manhattan:      128.97%) p% W9 m6 _+ ~, l% b; {
  Pin                     Type      SigNoise Model       Location
# x2 i, a( J2 \% m' b) ^1 ]  ---                     ----      --------------       --------
  Z: y7 [; a9 ^8 V, }. f# G; k  IDE1.6                  BI        CDSDefaultIO         (5901 376)9 E$ T9 [+ d$ e( ?
  CF1.48                  UNSPEC                         (6137 1525)
2 j6 x8 K- I, n) ~% b. \  RN6.1                   UNSPEC    RN6_22               (6623 1718)* h* R, J, _& w: d, F7 |
  No connections remaining1 a" `- O1 y* v5 m  ?$ z* W
  Properties attached to net: n( l9 N4 ~% R- V$ Q: J( U6 J" Q
    BUS_NAME          = IDE_DATA_BUS0 T! l( A2 M( N6 L9 |& P" D
    LOGICAL_PATH      = @ls2f_motherboard.schematic1(sch_1):ide_d9
( {- L+ _8 }" _6 j! N) n8 v    NET_SPACING_TYPE  = IDE
2 x: V2 L6 y9 e( Q+ e    TOTAL_ETCH_LENGTH = 2000 MIL:
8 v2 h# G3 h$ x' a  Electrical Constraints assigned to net
6 h- H, x& X6 i% [9 b% ?  b    total etch length: min=2000 MIL  max=none% C9 w2 H. @% _" y* p' q
  Constraint information:
) p3 w. O1 o* x9 C, p    (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL' u- i# ]7 L, z5 B9 E
                   target=  (IDE_D9) U3.D17 to IDE1.64 N+ k% }- _8 A+ w- v0 q% g' m2 i
            (6802,2198) pin U3.D17,BI,TOP/TOP
, N1 N" w- ~8 M; q      506 MIL cline TOP
9 C- B) _: M" @- u  U0 Z) P            (6623,1782) pin RN6.2,UNSPEC,TOP/TOP/ h  i& |9 }, u; {5 V8 R
            (6623,1718) pin RN6.1,UNSPEC,TOP/TOP
- H9 h; }0 B4 `7 T      41 MIL cline TOP5 s. Q) [: I0 }+ f! V! V
            (6623,1677) via TOP/BOTTOM
  M+ k6 r: ?: o* N0 L1 m. i) s      746 MIL cline TOP% F* ?+ I0 }5 u* p1 z, H& K7 C. _
            (6597,942) via TOP/BOTTOM
+ F3 ^4 |" I$ X/ a5 \7 e/ r      1070 MIL cline TOP1 k1 k) y# O3 n3 R; c  K
            (5901,376) pin IDE1.6,BI,TOP/TOP7 f( u) a- f" M' V- K
    (totE) (Xnet=IDE_D9)  min= 2000 MIL  actual= 3168 MIL' r$ K' \, l1 p& j! A3 z
      805 MIL cline BOTTOM
" C; X3 t4 t" p" c& _& w, N      41 MIL cline TOP
3 H/ Z, \$ J  E6 R2 k      746 MIL cline TOP
# d; {! `5 {9 p& J2 p      1070 MIL cline TOP
4 j. l: ~# O: c& O. u$ M! e0 e8 `      506 MIL cline TOP3 q9 l1 O& i% ^: ~
  Member of Groups:3 }8 ]: c) H/ U/ G, H# i  w
    XNET            : IDE_D95 S' s+ C  j- y& b4 d2 g* v- _* c+ F% \

. [: y8 j# X& b先谢谢了。。

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2#
发表于 2008-8-14 10:58 | 只看该作者
个人认为(郁闷必须加这个,怕又被砸)  你是否应该设置一下PIN PAIR呢???

该用户从未签到

3#
 楼主| 发表于 2008-8-14 12:02 | 只看该作者
PIN PAIR 已经加成功了。& Z8 r  y$ i. [& R+ \: R% E9 W
是的,必须加这个。

该用户从未签到

4#
发表于 2008-8-14 12:16 | 只看该作者
以前我也出现过这样的问题,我想应该是优先级的问题,当两个设置间有冲突并且系统允许时,以优先级比较高的设置做为软件的设置。你不但设置了Total Ecth Length :min = 2000 MIL , max = 2100 MIL,还在Reletive  propagation delays  中也设置的公差是 0:100 (mil) ,所以会以Reletive  propagation delays做为软件的设置。要是在Reletive  propagation delays中设置的公差是 0:50 (mil) ,并且基准线是2050MIL时,可能两个设置都起作用了。有待高手的看法。

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5#
发表于 2008-11-30 23:14 | 只看该作者

回复 1# 的帖子

兄弟,你这个问题解决没有啊?我也遇到了类似问题。我看了很多关于xnet设置的文章,完全一步一步按照他们的说法去做的,还是出现了这个问题。
5 u) {: v6 ~& @  t( l; ~5 e. \我觉得不是pin pair的问题,也不是优先级的问题,因为,我里面只有相对等长时(没有total etch length限制)还是一样。
# y% z5 ]( ~2 Y: P9 \如果你解决了,麻烦给我发个mail教教我,dunfa.chen@hotmail.com。不胜感激!
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