求狗粮！输入、输出电容是用来表征什么的参数？大家说说自己看法

xiongbindhu

( x, R4 _0 s" D8 J+ C  F) [7 m  ]% U
& d8 o2 C4 S- I  q  l! Z3 e' pCI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？信号由低电平到高电平就是相当于把这电容充电？从低电平充到VIH的时间跟驱动电流有关？信号频率一定的情况下，CI越大是不是需要的驱动电流越大？芯片管脚的信号频率越高CI是不是就越小？CO又怎么理解？

xiongbindhu

自己顶{:soso_e112:}

超級狗

3 P3 I0 `9 ?+ U3 ~' J+ o
CMOS Logic Dynamic Power
3 m* R5 t* Y! g8 i7 T: Q. C5 \The device dynamic power requirements can be calculated by the equation:
. D& r1 B6 U9 H/ M# Z* lP_D = (C_L + C_PD) x V_CC² x f
$ s  [$ U4 Q9 k( Fwhere:
. e) _. I( Z! X' H( e, cP_D = Power dissipated in mW
# V: T* v  Y9 c! mC_L = Total load capacitance present at the output in pF
, B7 v: ^* C- {( c8 a$ _, O* S5 RC_PD = A measure of internal capacitances, called power dissipation capacitance, given in pF
V_CC = Supply voltage in volts
6 L* Z: Q5 m  ?+ m6 k0 i( H! M: T+ ~( sf = Frequency in MHz
7 t7 L3 d' E6 o- C* ^
# w& U5 \. k$ s3 |: z{:soso_e104:}

超級狗

0 U3 B, `0 N  a  g* B8 P2 N

• C_IN : Input Capacitance - The parasitic capacitance associated with a given input pin.
• C_OUT : Output Capacitance - The capacitance associated with a three–state output in the high impedance state.
• C_L : Load Capacitance - The capacitor value which loads each output during testing and/or evaluation. This capacitance is assumed to be attached to each output in a system. This includes all wiring and stray capacitance.
  

5 y8 D, w+ x/ [6 G  ]# y4 ~1 u{:soso_e103:}
# ^2 _. B/ z6 W; c

超級狗

xiongbindhu︰来个详细说明，要大大自己的理解 。

9 T& s7 ]/ \4 z, Y( d% f# S一句話............不會！

' f+ f; h9 o. W3 Y: j3 [2 V{:soso_e127:}

xiongbindhu

超級狗 发表于 2013-8-1 13:07
4 o* o4 h0 a! C一句話............不會！

UP UP

hy7758521

顶一下，别沉了！

超級狗

好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。

C_IN 和 C_OUT 是半導體製造時伴隨出現的寄生電容（Parasitic Capacitor）。

6 C1 V! m) u# R: E就樓主的認知來說，C_IN 或 C_OUT 越大驅動電流會越大，這是對的，如我在三樓所貼的公式。唯一需要修正的是，影響驅動電流（Driving Current）的是負載電容 C_Load，它代表 C_IN + C_OUT + C_Stray（PCB 雜散電容）電路中各種電容的總和，而不是單獨 C_IN 或 C_OUT 的影響。

  T! q0 w- P& W3 cC_IN 和 C_OUT 的值雖然會會跟著訊號頻率變化，但並非差異很大。所以第二句話個人覺得應該反過來講，如果你需要比較高的工作頻率，IC 需要比較小的 C_IN 和 C_OUT 值。同樣這個影響也是看 C_Load，非 C_IN 或 C_OUT 單獨的影響。
3 E* y# {% u. n' X3 ~
+ M9 I- t( V% e3 u1 F( f{:soso_e161:}
, A3 q& c& \) _  Q+ a
: p# K4 H" x: o, v

xiahang

超級狗 发表于 2013-8-12 20:26
: q8 Q- q; M3 B- ]2 k好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
6 j: y6 |, t6 z6 D1 Q, O
# j: w& I( i$ z" PC 和 C 是半導體製造時伴隨出現的寄生 ...

. |# G* j5 G1 N% s7 C- ?5 K! {  `/ t电容越大，越差！
影响速度！
0 n2 S6 f' a; L* X: i+ Z3 ?这不是L波！电容越大，带的负载越重

honejing

超級狗回答的很棒，但我補充一下：
7 Y" x) t% k* Y
8 P0 G( @% s  ]3 T1 U4 Q1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？
; p' c3 u" U- ]+ c. Q# V' i/ X=: )  也不好說是管脚并了一个CI大小的电，應該說是输入管脚電路天生及寄生的電容值和。
: \  ?* J9 \" k$ Q9 k8 Y* U
# r4 Z( s+ t: Y& G/ Q7 ]# H; k2. 信号由低电平到高电平就是相当于把这电容充电？
( n2 h% |* l( w1 K  S" Y=  是

3. 从低电平充到VIH的时间跟驱动电流有关？
=: ) 是，電容的電壓與充電電流成正比。

4. 信号频率一定的情况下，CI越大是不是需要的驱动电流越大？
= 信号频率一定的情况，你這個頻率不知怎麼理解，對數字電路而言，信號的上升一個 duty 時間內應該要充電到超過 VIH，若不能就會錯失這個 bit，只要 Ci 越大前級的驅動電流就要越大。
8 o2 Q5 E$ Z# }' S
5. 芯片管脚的信号频率越高CI是不是就越小？
# I# r6 F; X8 H/ s3 p! p; C= 是的，芯片管脚可接受的信號頻率越高， Ci 越小。

" L3 O4 ~) K/ I1 p4 [! }2 L4 M6. CO又怎么理解？
& s5 y* p- b4 B" B4 g/ K8 h=:) 就是芯片输出管脚電路天生及寄生的電容值和。

xiongbindhu

honejing 发表于 2013-8-12 21:43
8 t0 U$ x+ C# M( Q' a% J超級狗回答的很棒，但我補充一下：

6 [4 P3 K8 j% ^& Q6 z+ }) j2 R1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？

“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
信号有一个setup时间的要求，通常频率越高这个时间就越小，我说的信号频率一定就是指这个setup时间一定。

honejing

" m/ q: T- ^# T

xiongbindhu 发表于 2013-8-12 23:04
“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
  g- D0 w9 E* |- p- O1 ]3 M信号有一个setup时间的要求，通常频率越高 ...

Setup 的時間要求與所用的邏輯電路有一些關係，當然運作更高速的芯片，就會用更高速的電路架構或小一些的物理尺寸的電晶體 (三級管)，以縮短 Flip-Flop 的 Setup/ Hold time，而 Setup / hold time 的時間要求，通常是取決於 Logic gate 的傳輸延遲，而 Ci的大小通常是受 input buffer 影響， Ci 大小影響信號的斜率，所以也會影響到時序，但就內部電路而言，它並不會改變 Flip-Flop的 Setup / hold time 的大小要求。