求狗粮！输入、输出电容是用来表征什么的参数？大家说说自己看法

xiongbindhu

! M% O' a- g! \& t
CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？信号由低电平到高电平就是相当于把这电容充电？从低电平充到VIH的时间跟驱动电流有关？信号频率一定的情况下，CI越大是不是需要的驱动电流越大？芯片管脚的信号频率越高CI是不是就越小？CO又怎么理解？

xiongbindhu

自己顶{:soso_e112:}

超級狗

& n7 Q0 B) L% K& h! UCMOS Logic Dynamic Power
The device dynamic power requirements can be calculated by the equation:
7 H- u# J  }( BP_D = (C_L + C_PD) x V_CC² x f
; ^1 i+ o4 u6 x+ Jwhere:
- |: z) Y) S# q: {) gP_D = Power dissipated in mW
5 x, [! x5 s. K1 bC_L = Total load capacitance present at the output in pF
7 g+ [3 V# l* I) C7 l) gC_PD = A measure of internal capacitances, called power dissipation capacitance, given in pF
) R+ {+ ~# g; _' D( z$ vV_CC = Supply voltage in volts
; q3 ?* N# W+ v3 K2 [5 g: I/ a2 d7 cf = Frequency in MHz

9 P, k  q, ^! C' W{:soso_e104:}

超級狗

• C_IN : Input Capacitance - The parasitic capacitance associated with a given input pin.
• C_OUT : Output Capacitance - The capacitance associated with a three–state output in the high impedance state.
• C_L : Load Capacitance - The capacitor value which loads each output during testing and/or evaluation. This capacitance is assumed to be attached to each output in a system. This includes all wiring and stray capacitance.
  

. r0 @1 X$ f2 G7 |0 _0 A{:soso_e103:}
% W% D9 W0 U  K' j

超級狗

xiongbindhu︰来个详细说明，要大大自己的理解 。

0 A* i4 X% X% V" N% D
* D- m$ z# m# B& U" B一句話............不會！

{:soso_e127:}

xiongbindhu

超級狗 发表于 2013-8-1 13:07
( i- b" V' P# ]2 F4 O+ {一句話............不會！

UP UP

hy7758521

顶一下，别沉了！

超級狗

好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
2 L& E; I! {) [* K/ J  X  ?
! J" d, D/ ]  F2 {" P3 q: ?# _" AC_IN 和 C_OUT 是半導體製造時伴隨出現的寄生電容（Parasitic Capacitor）。

  q4 K* h  Q! E  X: j1 c. K; b8 t$ N, A就樓主的認知來說，C_IN 或 C_OUT 越大驅動電流會越大，這是對的，如我在三樓所貼的公式。唯一需要修正的是，影響驅動電流（Driving Current）的是負載電容 C_Load，它代表 C_IN + C_OUT + C_Stray（PCB 雜散電容）電路中各種電容的總和，而不是單獨 C_IN 或 C_OUT 的影響。

* s+ L/ }9 ]' d! {C_IN 和 C_OUT 的值雖然會會跟著訊號頻率變化，但並非差異很大。所以第二句話個人覺得應該反過來講，如果你需要比較高的工作頻率，IC 需要比較小的 C_IN 和 C_OUT 值。同樣這個影響也是看 C_Load，非 C_IN 或 C_OUT 單獨的影響。

2 n% P1 B! f0 h; _9 \{:soso_e161:}
) W" e" [; F  h; B3 M

xiahang

超級狗 发表于 2013-8-12 20:26
" W/ u/ w5 O; w" |' L: ]好啦！來結案一下，我讀了幾篇文章心得如下，若有錯誤請大家指正。
& y% E8 h' R  }* H
C 和 C 是半導體製造時伴隨出現的寄生 ...

" I0 R/ o# V# T* t1 m+ K/ b& \: u电容越大，越差！
影响速度！
( d( x; ^; ~! C6 r7 f% v' J) N: h这不是L波！电容越大，带的负载越重
! T4 U5 e. ~# I- h& R

honejing

超級狗回答的很棒，但我補充一下：

1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？
/ N) t9 n6 Q( ~=: )  也不好說是管脚并了一个CI大小的电，應該說是输入管脚電路天生及寄生的電容值和。
' j. m/ K  A6 Y9 k4 V
2. 信号由低电平到高电平就是相当于把这电容充电？
=  是
' z& j9 b7 u$ Q/ X7 R. _/ b; c
4 E. C; G- `9 b3. 从低电平充到VIH的时间跟驱动电流有关？
. T4 S8 L) U' a6 ~' a% t5 _=: ) 是，電容的電壓與充電電流成正比。

! m" W) j6 e7 O3 i4. 信号频率一定的情况下，CI越大是不是需要的驱动电流越大？
, X# J6 i  p( Q' t6 x+ j8 C+ L= 信号频率一定的情况，你這個頻率不知怎麼理解，對數字電路而言，信號的上升一個 duty 時間內應該要充電到超過 VIH，若不能就會錯失這個 bit，只要 Ci 越大前級的驅動電流就要越大。

5. 芯片管脚的信号频率越高CI是不是就越小？
= 是的，芯片管脚可接受的信號頻率越高， Ci 越小。

. |; G, [; Q& ]5 e# j7 o6. CO又怎么理解？
=:) 就是芯片输出管脚電路天生及寄生的電容值和。

xiongbindhu

honejing 发表于 2013-8-12 21:43
超級狗回答的很棒，但我補充一下：
  p5 N/ T5 J$ i6 G& j
1. CI，对于一个输入管脚，就相当于这管脚并了一个CI大小的电容？

“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
3 _5 ]' ~6 A! c2 e% Q4 L; ^信号有一个setup时间的要求，通常频率越高这个时间就越小，我说的信号频率一定就是指这个setup时间一定。

honejing

; Y! x$ `9 p7 `3 t* y7 t7 B+ ^7 w

xiongbindhu 发表于 2013-8-12 23:04
% S: U8 W5 [, ]- s“信号频率一定的情况下，CI越大是不是需要的驱动电流越大？”
信号有一个setup时间的要求，通常频率越高 ...

3 R7 t7 U& B" _
Setup 的時間要求與所用的邏輯電路有一些關係，當然運作更高速的芯片，就會用更高速的電路架構或小一些的物理尺寸的電晶體 (三級管)，以縮短 Flip-Flop 的 Setup/ Hold time，而 Setup / hold time 的時間要求，通常是取決於 Logic gate 的傳輸延遲，而 Ci的大小通常是受 input buffer 影響， Ci 大小影響信號的斜率，所以也會影響到時序，但就內部電路而言，它並不會改變 Flip-Flop的 Setup / hold time 的大小要求。