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[HyperLynx] hyperlynx仿DDRx模块问题

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1#
发表于 2013-7-16 18:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
大家好:
& @# ^9 M8 u  O  ]7 A7 g( `     请问个问题:我用DDRX模块仿DDR3的时候,写数据出波形是没问题的,但是读数据的时候报:missing driver model错误,请问什么原因???现在怀疑是ddr3的IBIS的模型端口需要修改,但是不知道怎么弄,求指教。5 ?9 e( U5 g/ N  R4 v

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 楼主| 发表于 2013-9-25 15:01 | 只看该作者
lyoyqs 发表于 2013-9-22 19:52
  \: A  y  K% x4 F' q) a8 {楼主出个教程呗

$ U: v4 n$ \* e5 k没时间啊,忙的很,呵呵, L& y5 o$ {3 `
上次那个问题是IO模型选错了

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发表于 2013-11-29 14:43 | 只看该作者
LZ,请问DDR3读仿真的数据是怎样的呢?我刚自己摸索弄了一个DDR3 800的仿真结果,读的时序的建立保持时间和写的基本是一样的,这是怎么回事,显示的是PASS,可是不明白究竟是不是对的?按理读的TDQSQ应该小于200ps, Tqh应该大于950ps,可是仿真结果读写在一个数据表格里,反应的是Tds/Tdh,而且数量都是580到620ps,这个怎么理解呢,仿真结果自动将读操作DQS的相位作了1/2的BIT位偏移?

点评

读写的时候数据与DQS对齐方式不一样,朝这个方向找找资料呢  详情 回复 发表于 2016-1-5 16:41

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发表于 2013-9-27 09:30 | 只看该作者
这个模块的时序仿真准不准啊?如果时序通过是不是就确定时序上是没有问题的了?因为我走的不是等长线,虽说通过了,还是担心啊,上次走的都是等长线,仿真之后我的只有单调性没有过,不知道是不是可以忽略?麻烦你指点一下我的配置流程,谢谢!file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image024.jpg# a3 Y: ~; I8 |

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2#
发表于 2013-7-22 21:35 | 只看该作者
没遇到过,你的IBIS model是哪里来的?编辑过吗?
0 p" I+ s  m3 `7 ^

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3#
 楼主| 发表于 2013-7-24 13:53 | 只看该作者
qingdalj 发表于 2013-7-22 21:35
$ H6 y) L1 c% T; z$ t" Z没遇到过,你的IBIS model是哪里来的?编辑过吗?

/ d. p1 Q) J1 U$ `5 k7 T0 c3 yhello,已经解决了

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4#
发表于 2013-8-19 16:32 | 只看该作者
你有看过最后生成的报告吗?

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5#
发表于 2013-9-22 19:52 | 只看该作者
楼主出个教程呗

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8#
发表于 2013-9-27 09:33 | 只看该作者
刚才附件有问题 重新传

LPDDR.pdf

1.85 MB, 下载次数: 193, 下载积分: 威望 -5

配置

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9#
发表于 2013-9-27 10:29 | 只看该作者
为什么我的所有的读都报下面的警告?说我的数据选通管脚电平有问题。Voltage of data waveform is in an undetermined logic state when its strobe waveform crosses Vref! (neither low nor high)

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10#
 楼主| 发表于 2013-10-8 21:02 | 只看该作者
hhit2009 发表于 2013-9-27 10:29& F2 Z# I( e4 u, n% q+ j; x
为什么我的所有的读都报下面的警告?说我的数据选通管脚电平有问题。Voltage of data waveform is in an un ...
- ]' e; s% b: P+ S+ h& d8 c
注意管脚模型方向

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11#
发表于 2013-10-11 14:06 | 只看该作者
eda-chen 发表于 2013-10-8 21:02
* c* W- f2 t' q( `/ J' d注意管脚模型方向

  W" Q+ A( _: e/ C谢谢!模型里没有给出VIL和VIH,它默认为VIH=2V了,所以出问题了,添加上就可以了,我仿真后Clock和Address/command信号时序报告DDR_report_address_allcases_Typ.xls中没有内容,请问是什么原因,谢谢!

点评

没有内容一般是最后检查有错,把错误全部解决就可以了  详情 回复 发表于 2016-1-5 16:43

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12#
发表于 2013-10-11 16:04 | 只看该作者
eda-chen 发表于 2013-10-8 21:02/ v. ^; }& b5 t% i, F
注意管脚模型方向

7 x8 y! a. T8 |; @好像是因为我controler 的时钟线模型里没有定义为差分输出,看来要自己添加了?

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13#
发表于 2013-10-11 16:16 | 只看该作者
我添加完差分对就可以了。

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14#
发表于 2013-10-14 14:31 | 只看该作者
eda-chen 发表于 2013-10-8 21:02# e  P( S+ W4 h6 H1 c
注意管脚模型方向
! d$ u# e$ q  X. B
做这个仿真时时序模型你是用的默认的还是自己做的?默认的有问题吗?

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15#
 楼主| 发表于 2013-10-14 14:43 | 只看该作者
用默认的,我觉得像DDR3这种器件咱们去关心它的时序貌似没意义么,跑跑拓扑、搞搞匹配方案,布线长度按照规范来,也就这些么。
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