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板子回来出现一个很奇怪的问题

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1#
发表于 2013-6-26 12:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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板子回来发现一个很奇怪的问题,上电前没有短路,一上电3.3V就短路,摸不着头脑,哪位大家帮忙分析一下。板子的主芯片用的是TLTERA的一个低端FPGA,BGA484封装,目前还查不到原因,望各位大侠指点。

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2#
发表于 2013-6-26 13:12 | 只看该作者
不上电前将吃3.3V电的后端断开,看是3.3V电源问题还是后端问题。

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3#
发表于 2013-6-26 13:35 | 只看该作者
先把你的电源贴出来吧?你这样说等于是白问了。应该是你电源哪里接错了或者封装做错了!

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4#
发表于 2013-6-26 13:57 | 只看该作者
有用胆电容吗?

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5#
发表于 2013-6-26 14:27 | 只看该作者
一个一个模块的拆再一个一个的加上去,从面到点就找到了哪个地方出问题了

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6#
发表于 2013-6-26 14:31 | 只看该作者
“一上电3.3V就短路”,那断电后还短路吗?如果还是短路的话 估计可能是哪个位置烧掉了,那就一路路找吧,如果不短路了,那可以检查下你FPGA程序有没有逻辑错误呢

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7#
发表于 2013-6-26 14:55 | 只看该作者
本帖最后由 超級狗 于 2013-6-26 16:40 编辑
. I8 C" Q# x) k+ d& p! ^& S# J8 K& b' O# _$ d- a7 O8 L
有可能是 I/O 衝突(I/O Conflict),沒接電前 High-Z,接電後 I/O = Low,但接到一個電源或是為 High 的 I/O,電源就被拉到地了。; ]2 Q* a1 B7 d5 k. G; U2 @: d0 @
4 d3 S7 Y+ ]7 j
或是反過來;沒接電前 High-Z,接電後 I/O = High,但接到一個地或是為 Low  的 I/O,電源就被拉到地了。0 p. {' ^: S: r  Q
* S$ X. f# v. v
6 ^2 m1 k$ _5 j0 t# e  q! ^2 j
{:soso_e136:}

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8#
 楼主| 发表于 2013-6-26 15:57 | 只看该作者
超級狗 发表于 2013-6-26 14:55
+ Z& K: N6 F# o  U* f* x4 X/ J有可能是 I/O 衝突(I/O Conflict),沒接電前 High-Z,接電後 I/O = Low,但接到一個電源或是為 High 的 I ...
5 n6 B& a+ {5 w1 P
电源是这样的,12V输入经过DCDC变为5V,再由LDO变为3.3V,现在实验是拿掉LDO就不会短路,接上LDO就会。把LDO拿掉,直接从稳压源供电3.3V,设置过流保护,还是一样的现象,一上电就保护了。板子上其他3.3V的模块都断开了,只剩下FPGA了,所以问题肯定定位在FPGA,很有可能就是你说的这种情况,IO上电前是高,一上电就被拉低了。

点评

能知道是哪個型號 Altera FPGA 嗎?幫忙看一下哪些管腳開機時最好不要用。^_^  发表于 2013-6-26 16:38

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9#
 楼主| 发表于 2013-6-26 15:59 | 只看该作者
lidean 发表于 2013-6-26 13:12
6 m6 l" d8 v) q% D4 q不上电前将吃3.3V电的后端断开,看是3.3V电源问题还是后端问题。
+ O! D# [0 `6 ]+ I2 V. L+ R
是后端问题,不是3.3V的电源问题

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10#
 楼主| 发表于 2013-6-26 16:00 | 只看该作者
补充一下:目前3块板子中,有2块板子都是同样的现象,只有1块板子是正常的。

点评

如果是 PLCC 或 QFP 這類的封裝,拔下來看一下有無防銲脫漆造成短路,檢查完除錫後重新銲回去看看。  发表于 2013-6-26 16:44
對不起!沒看到這一點,那可能不是設計上的問題。  发表于 2013-6-26 16:41

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11#
 楼主| 发表于 2013-6-26 16:02 | 只看该作者
jang2lin 发表于 2013-6-26 14:31 8 P4 r, C$ z2 w  G
“一上电3.3V就短路”,那断电后还短路吗?如果还是短路的话 估计可能是哪个位置烧掉了,那就一路路找吧,如 ...
( L, u' `  _% r* y' y. a( J; r5 j
断电后不再短路,FPGA的逻辑程序还没下呢,刚回来,先检查电压的。

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12#
发表于 2013-6-26 16:04 | 只看该作者
检查FPGA IO冲突

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13#
 楼主| 发表于 2013-6-26 16:05 | 只看该作者
nbhand 发表于 2013-6-26 16:04 $ X9 m; }- m/ \: h
检查FPGA IO冲突

" u1 X  v/ I) X目前逻辑都没下呢,咋检查?

点评

看一下芯片資料,大部份 FPGA 邏輯沒下前管腳都是 High-Z,只有 ICP/ISP、JTAG 這類的管腳有作用,問題可能就出現在這些管腳上。  发表于 2013-6-26 16:49

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14#
发表于 2013-6-26 16:48 | 只看该作者
zjg473 发表于 2013-6-26 16:05
0 ?2 S6 |4 m/ t7 D2 Q+ m7 Z6 i9 M目前逻辑都没下呢,咋检查?

: d+ S, P% Z, h: R6 I& d, n- p还在查吗,是短路吗?

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15#
发表于 2013-6-26 20:50 | 只看该作者
不良版的LDO輸出還正常嗎?
: M# G3 q6 q8 |& X- \是否因為IC被LDO輸出電壓擊穿
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