求助，8片DDR3可以正反贴布局吗？

leese2002

大家好！DDR3 指导书要求FANOUT分支要短，如果正反贴，FANOUT分支就超出200mil以上了。DDR3是96PIN的，0.8mm间距，
3 ~5 P/ w: j# Y; A( m( n4 b要布局单面的话，占板面空间太大了，这种情况大家是怎么处理的。
/ }9 M6 Q+ u& c, Z如有实例PCB请分享下咯，非常感谢{:soso_e163:}
7 ~3 Y/ z6 l4 M9 q4 E+ G看帖的每人一个粽子{:soso_e177:}，{:soso_e100:}  
+ _7 J* M" B9 @/ s& ]$ c0 w

jungle1120

大幅度反对法

jimmy

9 `2 c/ z8 S! W1 pDDR3我们通常采用fly-by的拓扑结构，采用正反贴错开布局


+ C. O( n7 d+ S/ [



最近我们也在做16片DDR3的板

hyz12888

太厉害了{:soso_e179:}

wpc4208211

顶，又学到了。{:soso_e113:}

simeail

厉害啊

jiaoweiyong

{:soso_e179:}

leese2002

  J7 l& g4 j# i! r& R- X/ K' R
{:soso_e178:} {:soso_e179:}{:soso_e163:}
16个DDR3，地址线要很长吧，控制在多少范围呀

jimmy

leese2002 发表于 2013-6-13 01:14
% s- u$ \3 D+ _0 a' P5 \16个DDR3，地址线要很长吧，控制在多少范围呀

CPU到第一片的长度<2500
第二片到第三片的长度<650
4 b: R8 M0 n2 `; M) d' H8 m依次类推

pmp_mcu

DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动测试 DQS 与 clk 是否同步，如果不同步，会自动延时DQS. 地址线与CLK 等长。

leese2002

jimmy 发表于 2013-6-13 09:26
CPU到第一片的长度

3 N9 ]0 b# a3 w8 s8 H: y. [& ^{:soso_e178:} 谢谢
0 C6 @9 l$ f8 J5 Y16个DDR3，靠边上的DDR3远离CPU,这样数据线长度能要控制在多少合适

leese2002

pmp_mcu 发表于 2013-6-13 09:33
DDR3 地址线是菊花链，只要在每个DDR3等长就可以了，DDR3 有个写平衡控制，ddr3控制器初始化的时候，会自动 ...

4 }/ N" r+ w0 {* y$ j- z' r# U{:soso_e178:} {:soso_e163:} 谢谢

过去那些年

2楼太牛啦

qrqkpb

学习了

monica9803

学习

deng078

搞了快两年的平板了也没有机会自己弄一板DDR来跑一下，唉，啥时候才有机会自己的搞一板DDR的板子。每次都用公板，不管公板有多烂都不能自己弄DDR部分。