Layout工程师的出路在哪？

paul10287

很希望大家可以一起讨论一个问题：Layout工程师的出路在哪？
请大家对该问题展开热烈的讨论，为现在的，将来的Layout工程师提供一个很好的
. m) |# n: w* Y参考建议。谢谢！

paul10287

个人觉得，Layout工作还是找外企的好，在国内的企业，大部分的都是做牛做马，还没好脸色看。
在老板看来，没地位，没技术，工资自然也高不到哪去。在外企，至少还得到一点点的尊重。
所以，我觉得要想在Layout这行待下去，找外企去，故：
1.学好外语。
9 e6 k9 a$ \) a$ H2.掌握电路基础知识，不要只是会拉线，原理图一点也不懂，这样做不好Layout。
; }9 Z  c2 {9 _$ c3.掌握PCB的可制造性设计，减少PCB改版的次数。
5 G& G% _) ?# h2 W! x4.熟练的PCB设计技能。
9 a6 W& |5 c0 _: s0 q$ c! H% l0 u具备以上技能，再积累一些经验，还是能在一些较好的地方呆下去的。
若不然，个人认为还是趁早转行吧，不然会很郁闷的。。。。。

djxf

Layout很重要，我自己就是从基带-->射频-->PCB的，虽然不是专业画板子，但始终觉得良好的PCB设计是产品稳定可靠的保证。给你一个原理图，理论上可以有无穷多的布局布线选择，但如何取舍就是体现能力的地方了，这就需要必要的理论和实践积累。另外，顺便提一句，我这几天浏览论坛（当然都是蜻蜓点水一扫而过的），发现对晶体/crystal的走线处理可能存在误区，在此抛砖引玉，欢迎拍砖或讨论：晶体的焊盘乃至器件下方的至少一到二层将铜皮割掉无疑是有道理的，因为晶体的稳定工作依赖于很多方面，其中一个就是环路电容要与其负载电容相匹配，割掉焊盘下的铜皮有助于减小寄生电容，便于环路电容的调整。但我也看到，有人说晶体的两条走线要走成差分或者准差分，这个观点我个人觉得是错误的（虽然我5年前也曾经这么认为），这两条线不仅不能走成差分，而且应该尽量避免相互靠近，我看不到走成差分的理由在哪里？这两个信号一个是激励信号一个是时钟输出信号，尽力避免耦合才是合理的。我有印象在哪里看到过高通有篇文档也说到了这个问题。

fallen

djxf 发表于 2014-6-3 19:38
4 S" A  O8 E% `+ l+ _  TLayout很重要，我自己就是从基带-->射频-->PCB的，虽然不是专业画板子，但始终觉得良好的PCB设计是产品稳定 ...

* C* t0 j1 e* x0 ]* k"晶体的焊盘乃至器件下方的至少一到二层将铜皮割掉无疑是有道理的，因为晶体的稳定工作依赖于很多方面，其中一个就是环路电容要与其负载电容相匹配，割掉焊盘下的铜皮有助于减小寄生电容，便于环路电容的调整."
$ _+ K2 y: B5 ]' _这一点不太明白，你说的是哪个铜皮割掉？晶体焊盘的TOP层割掉？另外你说的环路电容与负载电容相匹配是什么意思？我们常用的设计是：假设晶体的负载电容CL，接在晶体两个脚上到GND的电容为C1和C2，为了方便计算取C1=C2，那么CL=(C1/2)+3-5PF(IC管脚的输入电容+PCB的杂散电容)，那么你说的环路电容是什么？
- z( X( @4 p# c
/ l. I; |. y0 k1 y1 q另外一点，我们晶体的走线都是成差分走的，我也不明白为什么要这样走，只是看到很多人都这样走。

hnhjw

没有出路！！！！

可乐

- ~4 K5 t- E$ J4 U' T/ a" r没有出路

jimmy

做得好不如嫁得好

whylove0707

jimmy 发表于 2013-5-21 15:32
7 V6 Q, J1 |0 d7 i% J' K做得好不如嫁得好

) e  H8 K' m' Z. l+ l- S汗，连jimmy都这样说了，没有活路了。。。

下沙2012

那个富婆把我娶了去吧{:soso_e113:}

congwei8888

求包得了

shanghnxu

哈哈，男的咋办，也嫁？在没有好的出路前，还是努力学好眼前的自己的这点技能吧。出路。。。。

_红妆

嫁得好也没那么容易。

mrx171257

嫁得好未必过得好。。。

Sisic

沒出路   就這樣

paul10287

很多人都说没出路，那为什么不勇敢的跳出来？明知前方没有路，为什么还要一直往前冲？

chensc

求包养。。。。。。。。。

paul10287

看来大家对这个话题不感冒，又或者很无奈。个人觉得，既然做了这一行，那就尽自己最大的努力，去把它做好，不要说做个顶尖高手，至少做到可以应付多数PCB的设计要求。。。。