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DDR3常用的电平标准是什么

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1#
发表于 2013-5-18 13:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DDR3常用的电平标准是什么?LVTTL?PECL?还是说别的电平标准

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2#
发表于 2013-5-20 09:38 | 只看该作者
本帖最后由 超級狗 于 2013-5-20 09:49 编辑
! Q3 L, @- a' A  f  T* n) \* e* h" `) R; S: F
多謝提問這個問題,以前也不太會去注意它!* ]: J2 _6 y, ]) x% \

% X1 b) X* w& V/ k3 e{:soso_e113:}
' o( ^7 J* [, F- [
- l& \6 v9 D1 j* N4 a1 \

Altera Stratix FPGA Supported Logic Interfce (1).jpg (155.06 KB, 下载次数: 10)

Altera Stratix FPGA Supported Logic Interfce (1).jpg

Altera Stratix FPGA Supported Logic Interfce (2).jpg (137.97 KB, 下载次数: 14)

Altera Stratix FPGA Supported Logic Interfce (2).jpg

点评

支持!: 5.0
支持!: 5
  发表于 2013-5-23 16:43
支持!: 5
  发表于 2013-5-20 10:14
支持!: 5
  发表于 2013-5-20 09:59
支持!: 5
THANK YOU VERY MUCH!!  发表于 2013-5-20 09:45

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3#
发表于 2013-5-20 09:43 | 只看该作者
一般 DDR3 的芯片資料還會提到一根特別的管腳,RESET 是遵循 LVCOMS。
" O0 A8 x, q7 l  a9 x
+ ?( O. y" D/ Q- n9 D{:soso_e158:}

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4#
 楼主| 发表于 2013-5-20 09:56 | 只看该作者
超級狗 发表于 2013-5-20 09:43
3 E8 Z0 t5 e  B1 n" F; R& y! }一般 DDR3 的芯片資料還會提到一根特別的管腳,RESET 是遵循 LVCOMS。
4 p  d* }" T- g$ C/ A% p6 |9 }8 J: D
感谢 SUPER_GO 版主的回答. _, |! g0 A9 J

' t+ G/ `: `1 j1 T8 a今天我仔细看了下 intel CPU 的DDR3接口  确认为 CMOS(即斑竹所说的LVCMOS) 电平接口。DDR3使用1.5V电平比DDR2(1.8V) 和DDR1(好像是2.5V)电平要低。

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5#
发表于 2013-5-20 14:34 | 只看该作者
本帖最后由 超級狗 于 2013-5-20 14:35 编辑 : n* H7 Y( H! L# ?

) a5 ]1 @* W. z. v% y2 b# ]Digital I/O Interface
7 s( D8 V4 z, L) K: F
& x& g0 E/ R- O* j+ e. l書到用時方恨少;書到讀時方恨多!
% K' n3 q' R  S; F% d
6 W5 m6 Q6 w% J# O8 z1 t{:soso_e109:}

Topic 7 - Practical Design & IO.pdf

1.53 MB, 下载次数: 561, 下载积分: 威望 -5

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6#
发表于 2013-5-28 16:37 | 只看该作者
顶一个,超级狗果然强人啊!

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7#
发表于 2013-7-23 17:56 | 只看该作者
超级狗的资料检索能力还不错哦

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8#
发表于 2013-7-24 10:49 | 只看该作者
超级狗很牛X

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9#
发表于 2013-7-28 15:31 | 只看该作者
查尔斯 赖  

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10#
发表于 2013-7-29 10:07 | 只看该作者
书到用时方恨少!

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11#
发表于 2013-7-29 10:49 | 只看该作者
DDR3的RESET也应该是LVCMOS15

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12#
发表于 2013-8-29 09:58 | 只看该作者
超级狗是大牛啊,谢谢分享!
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