FPGA 外接有源晶振的选择~~~

xiaoyunvsmm

FPGA 有10多个时钟引脚。并且可以允许多个外部振荡器同时存在同时工作。EP4C的FPGA时钟频率输入范围是5M~400多M，但是我看很多开发板的晶振值都不大，一般在20~50M之间，请问选择这些值的原因是什么？晶振值的大小对布线有影响么？

wangshilei

一般不选择频率很高的外部晶体振荡器，做不稳定，都是小晶体，然后内部倍频和分频来做的。

xiaoyunvsmm

arrow623 发表于 2013-1-29 21:16
lz新来的吧。。PLL倍频，仔细看A家的手册去

确实是新来的。英语不好，所以很多东西看不太懂。感觉你好像蛮厉害的，不能直接指点一下么，

arrow623

lz新来的吧。。PLL倍频，仔细看A家的手册去

zgq800712

xiaoyunvsmm 发表于 2013-1-11 17:12
, X2 t- z/ j6 N1 E8 p当然听过啊，我用的FPGA外部时钟输入为5~400Mhz，但是我见到有些设计使用20M/40/50M的时钟，这是为啥呢

还有个 基频晶体与泛音晶体 你查查看。

zgq800712

xiaoyunvsmm 发表于 2013-1-14 18:36
选50M的原因是什么呢，

50M晶振多。
# \" J) O/ ?" q6 a% X, |  } 还有一些特性频率的。比如11.0592M  14.7456M.

* D$ [9 h1 b, [) |1 \比如串口115200波特率 。晶振选这个波特率的整数倍。11059200/115200 = 96 整数
6 Q9 w/ ~* r6 E( G5 }) n
一般外部时钟多是100M以下或多点。
' v; m3 M4 E# M用外部50M有源晶振输入到FPGA，想要FPGA内部的逻辑电路工作在100M的时钟怎么办？用内部PLL倍频，50M*2/1 =100M。
/ ]3 M3 @2 c, z66.6M怎么办  50M*4/3=66.666M   
$ O# z1 ?& T5 |7 U: |% |  D50M*8/3 = 133.333M
' Z5 _& X3 F2 S' G  

xiaoyunvsmm

zgq800712 发表于 2013-1-14 16:25
, O3 y  m) v6 b% O5 I# B) p选50M上下晶振，然后用内部PLL。

选50M的原因是什么呢，

zgq800712

选50M上下晶振，然后用内部PLL。

xiaoyunvsmm

luo7678094 发表于 2013-1-11 14:52
1、希望你听过倍频这个词汇，如果不知道就一定要去百度；
8 q! K( f8 g( x, Y6 }2、对于晶体最重要的就是对称、包地、阻抗均匀

当然听过啊，我用的FPGA外部时钟输入为5~400Mhz，但是我见到有些设计使用20M/40/50M的时钟，这是为啥呢

luo7678094

1、希望你听过倍频这个词汇，如果不知道就一定要去百度；
4 B" D; A% d& ~& [0 d1 z- e2、对于晶体最重要的就是对称、包地、阻抗均匀