请教几个FPGA的问题....请大家进来看看

xiaoyunvsmm

第一：FPGA有复位引脚（RST）么？需要连接复位信号么？
第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？
  g# }7 X3 X9 M1 K) E! T( m附上Cyclone IV引脚说明一份，请大家指导我一下...
6 ]; a+ m: @* f: m. E" T3 b6 K PCG-01008.pdf (172.89 KB, 下载次数: 28)

2013-1-11 09:10 上传

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也请和我一样不明白的朋友帮我顶起~~~

popcup512j

1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
4 f" {/ v/ n. ?  @5 K7 v2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）

xin_515

楼上仁兄解释1不敢苟同

xiaoyunvsmm

popcup512j 发表于 2013-1-11 09:21
0 j; v6 T' L& D1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

, h; l$ b4 e$ l9 ?1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
: T2 Z7 d7 R0 q# @2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？

xiaoyunvsmm

xin_515 发表于 2013-1-11 09:24
6 T  I. S3 E5 `( r5 z$ b楼上仁兄解释1不敢苟同

那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么

popcup512j

有看了看资料，我回答的第一点确实有些问题。
想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
因为长期用altera的官方配置电路，这部分没有深入研究。
所以想当然回答了。

popcup512j

) P1 _# P/ L% D

xiaoyunvsmm 发表于 2013-1-11 09:54
1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
4 v( b* J6 Z: F/ ]% z3 C' t5 `! j% l2、DQ和DQS不能随便连接IO，要连接到专用 ...

- R# {* S3 J. N  ^# {+ M7 P# l如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
5 u& p5 u0 l4 J: L6 t; A- F如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。
# H+ V: X$ w: s7 r1 d. J* V2 i% [3 KDQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:02
如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
6 N' E: |& `; m9 Y4 J如果复位的同时还要加载FPGA的硬件， ...

' q$ O* b$ \" z8 j' I+ q" H对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

popcup512j

! Q  k6 Y  D& \$ S- N, q; d

xiaoyunvsmm 发表于 2013-1-11 10:14
对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

7 p& e  H- p1 p6 C那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。
2 Y' h& j+ G* h  n# o3 u- i你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。
你可以参考一下。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:22
7 _6 u( N) T6 A- G7 ~2 {; ~+ L- _那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...

( F; x  k' T. O3 c9 o1 Z好的。小弟刚涉及这一块...不懂的太多~~

popcup512j

那一定要仔细看看你一开始上传的那个文档。
另外，去altera下个开发板的资料包看看，会有很大的帮助。

819535006

复位应该没什么要求，接到复位就好。
DQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配