请教几个FPGA的问题....请大家进来看看

xiaoyunvsmm

第一：FPGA有复位引脚（RST）么？需要连接复位信号么？
第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？
附上Cyclone IV引脚说明一份，请大家指导我一下...
! `% x2 ]- l$ o6 N PCG-01008.pdf (172.89 KB, 下载次数: 28)

2013-1-11 09:10 上传

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" n1 J% R* V; X6 e+ A8 K# E也请和我一样不明白的朋友帮我顶起~~~

popcup512j

1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）

xin_515

楼上仁兄解释1不敢苟同

xiaoyunvsmm

popcup512j 发表于 2013-1-11 09:21
1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

, P3 M/ m7 H: Q* ]" ]) y9 L' c1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？

xiaoyunvsmm

xin_515 发表于 2013-1-11 09:24
+ L/ l" r" f& `( i" I3 E楼上仁兄解释1不敢苟同

那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么

popcup512j

有看了看资料，我回答的第一点确实有些问题。
想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
因为长期用altera的官方配置电路，这部分没有深入研究。
; X' V' v. z" J, v0 k# Q2 B- B所以想当然回答了。

popcup512j

% v: k1 T9 b* _

xiaoyunvsmm 发表于 2013-1-11 09:54
6 d! N$ x, `0 c! O1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
5 Q% j$ {3 d# x- ?& R& T2、DQ和DQS不能随便连接IO，要连接到专用 ...

9 A! E9 B  J1 X3 o( ~0 h如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。
5 H' H8 ?4 `* _+ {8 ?) L7 YDQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:02
. _" l& b! [, q& `如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。
如果复位的同时还要加载FPGA的硬件， ...

对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

popcup512j

1 h) q" e7 i1 u

xiaoyunvsmm 发表于 2013-1-11 10:14
  [+ U& ~/ W2 J1 ]对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

8 ]$ L- k: g* N! v" r
那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。
你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。
7 G: w9 i/ j& k& w8 j3 [# H你可以参考一下。

xiaoyunvsmm

popcup512j 发表于 2013-1-11 10:22
% Z' M% m! f* C9 D那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...

" m# J  n; ^* Q& p! l, v7 T好的。小弟刚涉及这一块...不懂的太多~~

popcup512j

那一定要仔细看看你一开始上传的那个文档。
# H( J! M, s  p另外，去altera下个开发板的资料包看看，会有很大的帮助。

819535006

复位应该没什么要求，接到复位就好。
DQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配