询问关于手机板的DDR2 的规则问题，谢谢

whq888

询问关于手机板的DDR2 的规则问题，谢谢
1.走线等长问题：
" r& J, }: z9 q% s+ c, O& E! L每组11根线的等长误差：              与CLK误差：
CLK差分误差：
8 S* u8 }# @2 b6 f" b地址线和其它线与CLK误差：
. [$ A' D9 d# d  B. B2、走线层问题 (主要是DQ) ?
% {* |% O+ U3 V) U8 G( E* ^" ~1阶板：lay2
; p$ d$ O# d( s' H5 ]2阶板：lay2 lay3
3 n' ]8 t( W# c7 s. w3、阻抗需要控制问题(50欧），如需控制2阶板阻抗如何控制？
% A$ |3 y' q, s% q7 g, \
2 C1 }' I" s! N3 G  r( t" W因为手机板走线密面积小，所以请高手能给出参考，谢谢

dhgchina

DDRII数据线同组同层走线（DQS0/DQS0#、DMN0、DQN[7:0]）组内等长围绕DQS差分做等长误差为20mil\10mil，不同lane组的等长范围为20mil\30mil，地址、控制、时钟线（远端分支结构）同组围绕时钟差分做等长，误差范围为50mil\100mil，所有差分线的等长范围为5mil，地址、控制、时钟组与数据组误差500mil;单端阻抗50欧姆，差分100欧姆；[数据低位、高位每组11根信号同层布线]