16层板，带状线 30mm 长，纯线仿真，阻抗掉下来原因

karen842 · 发表于 2012-11-14 21:03

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30mm长的带状线，走线在第三层。
使用wave port 在走线两侧
50ps rise time 激励
阻抗掉下来
为什么？

karen842 · 发表于 2012-11-14 21:04

我把走线拉长到100mm
阻抗变成了这样
求解呀~~~~

peijing · 发表于 2012-11-15 18:14

这个阻抗仿真总有很多不明白的地方，同求解。

songcxi · 发表于 2012-11-17 17:21

有可能是波端口不够大，建议设置高度大点再试试看

karen842 · 发表于 2012-11-17 21:41

songcxi 发表于 2012-11-17 17:21
3 ^ [' Y* U/ [, d- R有可能是波端口不够大，建议设置高度大点再试试看

是带状线，高度不能加大，跟上下层介质厚度有关

beyondoptic · 发表于 2012-11-20 11:43

先搞清楚你的差分线阻抗是多少？难道是100{:soso_e130:}，在看仿真阻抗曲线

karen842 · 发表于 2012-11-20 15:21

beyondoptic 发表于 2012-11-20 11:43 # K. b5 k: C; t Q6 h, _
先搞清楚你的差分线阻抗是多少？难道是100，在看仿真阻抗曲线

图上很明显是匹配100ohm么

beyondoptic · 发表于 2012-11-20 16:39

karen842 发表于 2012-11-19 19:21 7 \% {2 m3 n# l( `. C7 Z
图上很明显是匹配100ohm么

{:soso_e127:} {:soso_e127:} {:soso_e127:}

karen842 · 发表于 2012-11-21 10:21

beyondoptic 发表于 2012-11-20 16:39

你有啥建议呀？

gavinhuang · 发表于 2012-11-21 11:01

你用polar算出来的是多少啊？应该和polar算出来的差不多阿，在setup中的迭代次数设置大点：20

beyondoptic · 发表于 2012-11-21 11:01

建议上传工程文件让大家看看

karen842 · 发表于 2012-11-22 10:34

上工程图

yydyong · 发表于 2013-10-7 21:49

后面结果是怎么样的，怎么没有下文了？？

cousins · 发表于 2013-11-2 10:53

端口设置错误。
请先弄清楚差分wave port的激励馈线方式。
其次，上下层plane如果是参考层，要用via连接，当然你不连也可以，但是仿真最好在保证速度的情况模拟真实环境。

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[Ansys仿真] 16层板，带状线 30mm 长，纯线仿真，阻抗掉下来原因