一个CPU可以同时作为三个PCIE从端吗

myiccdream · 发表于 2025-9-19 17:11

传统的X86 或者 CPU 估计是有困难的。
按照PCIE 的架构。下游端口需要锁定上游的 100MHZ时钟来同步数据，你这上游3个100Mhz . 3个RST 传递给下游的 1个CPU 。。。。传统的X86 CPU 估计是找不到这功能。
如果用FPGA 估计行，

huo_xing · 发表于 2025-9-19 20:32

狂羁青马发表于 2025-9-19 16:06
* p$ ]7 ? L# x$ `PEX8619可行吗

大哥，抓重点啊。不是应该去和你们领导询问项目成本吗？
把这个switch很高的信息告诉领导，说不定你从这个坑爬出来了。一个高级点的成本估计1k+美刀。便宜的也要上百

huo_xing · 发表于 2025-9-19 20:33

myiccdream 发表于 2025-9-19 17:111 y$ T8 r0 L. H: J
传统的X86 或者 CPU 估计是有困难的。/ A" t4 M- U( g5 P. M$ u) e
按照PCIE 的架构。下游端口需要锁定上游的 100MHZ时钟来同步数据 ...

我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。

超級狗 · 发表于 2025-9-19 22:38

超級狗发表于 2025-9-19 13:25
+ ~% H. y# s! m4 h2 X" ~7 ZPCIe Switch for Cross Link Architecture

補充資料：
Multi-Host Sharing of NVMe Drives and GPUs Using PCIe Fabrics
0 c6 E: D% y! j/ r; a' O; a
{) L7 S1 G2 Y0 E+ f

超級狗 · 发表于 2025-9-19 22:42

超級狗发表于 2025-9-19 13:25* c4 t" N# |' ~. u
PCIe Switch for Cross Link Architecture

補充資料：
Multi-Host System and Intelligent I/O Design with PCI Express+ T+ t) L% g+ D5 n7 {

myiccdream · 发表于 2025-9-20 09:25

huo_xing 发表于 2025-9-19 20:33
0 u* { c t( m! m' j8 o- C9 |我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。

高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据第二级要把串行的数据转为并行的32或者64位
这2级时钟是会有一定相位差的。在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步整个链路

如果使用其他的本地时钟或者全用恢复时钟，那么要仔细考虑这个后果。

狂羁青马 · 发表于 2025-9-20 14:39

myiccdream 发表于 2025-9-19 17:11: m+ X- R8 `9 ]( `) I
传统的X86 或者 CPU 估计是有困难的。
6 k0 q' I% q8 |$ C4 Y0 {按照PCIE 的架构。下游端口需要锁定上游的 100MHZ时钟来同步数据 ...

1.时钟的话cpu这边有三个PCIE控制器，可以接入外部给进来的三个100MHZ时钟，
2.rst应该没问题，我只要ep端，CPU提前启动，准备好就行了
3.FPGA要高端才能有多个PCIE硬核，K7这样的FPGA只能接一个PCIE,成本高

狂羁青马 · 发表于 2025-9-20 14:40

myiccdream 发表于 2025-9-20 09:25
* M/ ]9 m" z" m) ~" ?0 s3 h8 s0 r高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据第二级要把串行的数据 ...

同源肯定更好，但PCIE规范当中也可以用异步时钟

huo_xing · 发表于 2025-9-20 16:08

狂羁青马发表于 2025-9-20 14:40
, o5 `# \; ]' B' ?) s; \4 P/ W同源肯定更好，但PCIE规范当中也可以用异步时钟

按我的理解，pcie工作时钟是从数据恢复出来的。之所以有个100M时钟，一个是可以给其他芯片用，省成本。和网口的125M输出一样。
另外就是如果系统有时钟同步要求，可以用这个时钟来保证

超級狗 · 发表于 2025-9-21 11:36

本帖最后由超級狗于 2025-9-21 22:29 编辑

PCIe Swicth 支援 Multi-Host 的重要條件

Non-Transparent Port (NT Port)
Multi-Root I/O Virtualization (MR-IOV) 非必要
Non-Transparent Bridge (NTB)
5 W! z9 {8 _% S* D6 d/ H1 o# Q& G+ q

市售支援 Multi-Host 的 PCIe Switch

Broadcom (原 PLX)
, m, S2 v# b- t! p$ j( b% T- i& ^PEX9700、PEX9700A、PEX9700B
Microchip (原 IDT)
* i3 I/ w. a& |: c0 S5 e0 nPFX、PSX、PAX 系列* ~% K( Q( \, h4 h4 E1 f' y

Dcpc086397900 · 发表于 2025-9-21 12:59

超級狗发表于 2025-9-21 11:36
2 \$ {1 Y0 O' nPCIe Swicth 支援 Multi-Host 的重要條件! u) U# l5 L3 t/ v6 Y, j

Non-Transparent Port (NT Port)

厉害，这是给得想当完备了。
大家就像楼主的幕僚，提供了全面的信息和多样化的建议。
旁人从这些高见中，都可以学习到很多知识和了解PCIe的规范。

狂羁青马 · 发表于 2025-9-22 10:12

Dcpc086397900 发表于 2025-9-18 22:50
: J9 j% s0 h) q1 t' g, n8 n) y想法想当的奇特呀，cpu就是主啊，让他做从，是迫不得已，方便一时所需，现在不但要做从，还一仆三主，真是 ...

注释一下：CPU这边是多个PCIE控制器，本质还是RC->EP,一对一，只不过三个EP是一个处理器而已

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