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楼主: 狂羁青马
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一个CPU可以同时作为三个PCIE从端吗

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16#
发表于 2025-9-19 17:11 | 只看该作者
传统的X86 或者 CPU 估计是有困难的。6 J( W5 Y( f$ ^% x' t: G
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据, 你这上游3个100Mhz . 3个RST 传递给下游的 1个CPU 。。。。 传统的X86 CPU 估计是找不到这功能。8 C# s" ]% T( t# Z4 ~7 y  J2 M8 R
如果用FPGA 估计行,

点评

1.时钟的话cpu这边有三个PCIE控制器,可以接入外部给进来的三个100MHZ时钟, 2.rst应该没问题,我只要ep端,CPU提前启动,准备好就行了 3.FPGA要高端才能有多个PCIE硬核,K7这样的FPGA只能接一个PCIE,成本高  详情 回复 发表于 2025-9-20 14:39
我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取,这是所有高速串行总线的基本功能。  详情 回复 发表于 2025-9-19 20:33

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17#
发表于 2025-9-19 20:32 | 只看该作者
狂羁青马 发表于 2025-9-19 16:06% Z9 ~- R6 n3 K& r6 m
PEX8619可行吗
# C8 g0 ~* ?( P" `
大哥,抓重点啊。不是应该去和你们领导询问项目成本吗?
9 c, P' D$ i0 Z) ]2 t9 d/ n: l把这个switch很高的信息告诉领导,说不定你从这个坑爬出来了。一个高级点的成本估计1k+美刀。便宜的也要上百
8 }/ Y0 ?3 x' b9 i+ j/ V& [! K* E

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18#
发表于 2025-9-19 20:33 | 只看该作者
myiccdream 发表于 2025-9-19 17:11) [# D0 y8 u% o' u
传统的X86 或者 CPU 估计是有困难的。' ~& p( F5 v7 X
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

8 v1 J) H% W7 |. w' v- r我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取,这是所有高速串行总线的基本功能。$ k# p- f& C0 G* z4 h+ F4 ?

/ P! M* p5 V" ?2 v5 s) S

点评

高速串行信号有2个时钟域,第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据转为并行的32或者64位 这2级时钟是会有一定相位差的。 在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步  详情 回复 发表于 2025-9-20 09:25

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19#
发表于 2025-9-19 22:38 | 只看该作者
超級狗 发表于 2025-9-19 13:254 ]' f3 p/ g/ {' X* S
PCIe Switch for Cross Link Architecture
; t6 u5 j9 L; j  Q: a( l7 A1 K" ~
補充資料:1 [& M- b: H- e7 i! Y7 m( R" }
Multi-Host Sharing of NVMe Drives and GPUs Using PCIe Fabrics
& E& O0 x5 W% S* ]0 t8 x' _# a4 e/ z; Q. b
3 f2 f! k( |' b4 P6 Y( ^) M

, q5 f) v9 f1 Y- q

Multi-Host-Sharing-of-NVMe-Drives-and-GPUs-Using-PCIe-Fabrics-DS00003702A.pdf

893.76 KB, 下载次数: 0, 下载积分: 威望 -5

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20#
发表于 2025-9-19 22:42 | 只看该作者
超級狗 发表于 2025-9-19 13:25
/ x" V  ?! R, [PCIe Switch for Cross Link Architecture

- d( q& o$ O0 s  _$ d補充資料:
& r( P- l. G2 y& S+ P" p: h7 DMulti-Host System and Intelligent I/O Design with PCI Express; a" f) x4 x4 N0 z" A
' A1 a. p. K+ w3 R% O

6 t* u3 ]2 V  k: P3 l

NTB_Brief_April-05.pdf

208.5 KB, 下载次数: 2, 下载积分: 威望 -5

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21#
发表于 2025-9-20 09:25 | 只看该作者
huo_xing 发表于 2025-9-19 20:33" }& `+ }6 z. o% U  U5 y
我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取,这是所有高速串行总线的基本功能。

5 q2 F) R2 u  ?: O高速串行信号有2个时钟域,第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据转为并行的32或者64位7 m, L% a4 F( z- _
这2级时钟是会有一定相位差的。 在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步整个链路) i. `& y! P) v

1 S/ e5 Z: L0 |" |# u3 y3 _: f如果使用其他的本地时钟或者 全用恢复时钟, 那么要仔细考虑这个后果。' \" w8 K% F( H

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22#
 楼主| 发表于 2025-9-20 14:39 | 只看该作者
myiccdream 发表于 2025-9-19 17:119 A  G1 B2 F8 x4 b9 G' t! p
传统的X86 或者 CPU 估计是有困难的。
& s! }0 q5 ]5 A* L* v" e# ^* v, B按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

! b. X, G$ \' p7 \9 b6 d1.时钟的话cpu这边有三个PCIE控制器,可以接入外部给进来的三个100MHZ时钟,2 Y0 a) ^- k" i8 V8 a6 f
2.rst应该没问题,我只要ep端,CPU提前启动,准备好就行了* C' |0 {, l1 W. g
3.FPGA要高端才能有多个PCIE硬核,K7这样的FPGA只能接一个PCIE,成本高: Y; ^! @! v- o; F1 J% U

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23#
 楼主| 发表于 2025-9-20 14:40 | 只看该作者
myiccdream 发表于 2025-9-20 09:257 w- x8 @. o/ Q. A1 Z+ P2 i
高速串行信号有2个时钟域,第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据 ...

/ ~: a* t! e2 R; y( U1 V5 K同源肯定更好,但PCIE规范当中也可以用异步时钟4 C8 G% X; s1 i1 l! l: K9 F1 H

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24#
发表于 2025-9-20 16:08 | 只看该作者
狂羁青马 发表于 2025-9-20 14:40
6 b/ t# J& f. d同源肯定更好,但PCIE规范当中也可以用异步时钟
/ G. t! @9 {6 b4 @5 U6 r! K
按我的理解,pcie工作时钟是从数据恢复出来的。之所以有个100M时钟,一个是可以给其他芯片用,省成本。和网口的125M输出一样。
' i, c0 D! C8 H9 q9 Z6 n+ v# x另外就是如果系统有时钟同步要求,可以用这个时钟来保证, I: D& \) p0 h- U0 c+ O3 E, ~

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25#
发表于 2025-9-21 11:36 | 只看该作者
本帖最后由 超級狗 于 2025-9-21 22:29 编辑
7 _0 I# o* x; [# s5 a% }9 a, {
' i+ |6 w+ b, Z1 Y) iPCIe Swicth 支援 Multi-Host 的重要條件
2 g& f4 D4 c7 G
  • Non-Transparent Port (NT Port)
  • Multi-Root I/O Virtualization (MR-IOV) 非必要
  • Non-Transparent Bridge (NTB)3 M6 T. g# k* q9 n
+ B, s' T2 B! O9 {9 u+ ^
市售支援 Multi-Host 的 PCIe Switch
4 R- v: f8 ~" Y' |
  • Broadcom (原 PLX)
    8 ^' v) y0 L$ H/ L. _. j% {4 p/ j1 EPEX9700PEX9700APEX9700B
  • Microchip (原 IDT)
    % F) Z+ {0 r/ [* u7 WPFXPSXPAX 系列
    - P1 T# `5 D7 O0 x9 `3 r& I
& y5 X* h' e1 ]2 L$ R
- x4 F% j3 T0 a+ v( Z4 Z+ s) O
# g2 b! y) r  P! I( J, p

3 Y: E, a: J" N. L
  • TA的每日心情
    慵懒
    2025-10-29 15:00
  • 签到天数: 55 天

    [LV.5]常住居民I

    26#
    发表于 2025-9-21 12:59 | 只看该作者
    超級狗 发表于 2025-9-21 11:36
    2 J% s3 E" p. ~% JPCIe Swicth 支援 Multi-Host 的重要條件. `; G" D7 W  f" k: l( o: r
  • Non-Transparent Port (NT Port)

  • $ Z# ?$ M8 Y8 y" V/ t) F6 \! M厉害,这是给得想当完备了。4 U" s7 r/ M# m4 H9 a% w* d" i
    大家就像楼主的幕僚,提供了全面的信息和多样化的建议。
    # Q0 a0 ~* Q' y2 z  T旁人从这些高见中,都可以学习到很多知识和了解PCIe的规范。  l$ [& ~) p8 w- ~) }

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    参与人数 1威望 +5 收起 理由
    超級狗 + 5 也要感謝大家的幫忙!

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    27#
     楼主| 发表于 2025-9-22 10:12 | 只看该作者
    Dcpc086397900 发表于 2025-9-18 22:50
    : [1 d/ E  {4 k4 p5 A想法想当的奇特呀,cpu就是主啊,让他做从,是迫不得已,方便一时所需,现在不但要做从,还一仆三主,真是 ...

    2 j4 E7 w! R: E. [: K. k注释一下:CPU这边是多个PCIE控制器,本质还是RC->EP,一对一,只不过三个EP是一个处理器而已
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