一个CPU可以同时作为三个PCIE从端吗

myiccdream

传统的X86 或者 CPU 估计是有困难的。
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据， 你这上游3个100Mhz . 3个RST 传递给下游的 1个CPU 。。。。 传统的X86 CPU 估计是找不到这功能。
如果用FPGA 估计行，

huo_xing

狂羁青马 发表于 2025-9-19 16:06
PEX8619可行吗

大哥，抓重点啊。不是应该去和你们领导询问项目成本吗？
9 c, P' D$ i0 Z) ]2 t9 d/ n: l把这个switch很高的信息告诉领导，说不定你从这个坑爬出来了。一个高级点的成本估计1k+美刀。便宜的也要上百
8 }/ Y0 ?3 x' b9 i+ j/ V& [! K* E

huo_xing

myiccdream 发表于 2025-9-19 17:11
传统的X86 或者 CPU 估计是有困难的。
按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

8 v1 J) H% W7 |. w' v- r我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。

/ P! M* p5 V" ?2 v5 s) S

超級狗

超級狗 发表于 2025-9-19 13:25
PCIe Switch for Cross Link Architecture

補充資料：
Multi-Host Sharing of NVMe Drives and GPUs Using PCIe Fabrics
& E& O0 x5 W% S* ]0 t8 x' _# a4 e/ z; Q. b
3 f2 f! k( |' b4 P6 Y( ^) M
, q5 f) v9 f1 Y- q

超級狗

超級狗 发表于 2025-9-19 13:25
/ x" V  ?! R, [PCIe Switch for Cross Link Architecture

- d( q& o$ O0 s  _$ d補充資料：
& r( P- l. G2 y& S+ P" p: h7 DMulti-Host System and Intelligent I/O Design with PCI Express


6 t* u3 ]2 V  k: P3 l

myiccdream

huo_xing 发表于 2025-9-19 20:33
我没记错pcie工作不可以不用同时钟的。时钟可以在数据信号中提取，这是所有高速串行总线的基本功能。

5 q2 F) R2 u  ?: O高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据转为并行的32或者64位
这2级时钟是会有一定相位差的。 在PCIE 中最简单的方式就是使用对面提供的100Mhz来同步整个链路

1 S/ e5 Z: L0 |" |# u3 y3 _: f如果使用其他的本地时钟或者 全用恢复时钟， 那么要仔细考虑这个后果。

狂羁青马

myiccdream 发表于 2025-9-19 17:11
传统的X86 或者 CPU 估计是有困难的。
& s! }0 q5 ]5 A* L* v" e# ^* v, B按照PCIE 的架构。 下游端口需要 锁定上游的 100MHZ时钟 来同步数据 ...

! b. X, G$ \' p7 \9 b6 d1.时钟的话cpu这边有三个PCIE控制器，可以接入外部给进来的三个100MHZ时钟，
2.rst应该没问题，我只要ep端，CPU提前启动，准备好就行了
3.FPGA要高端才能有多个PCIE硬核，K7这样的FPGA只能接一个PCIE,成本高

狂羁青马

myiccdream 发表于 2025-9-20 09:25
高速串行信号有2个时钟域，第一级是从串行的Serdes中用CDR恢复时钟来采样串行数据 第二级要把串行的数据 ...

/ ~: a* t! e2 R; y( U1 V5 K同源肯定更好，但PCIE规范当中也可以用异步时钟

huo_xing

狂羁青马 发表于 2025-9-20 14:40
6 b/ t# J& f. d同源肯定更好，但PCIE规范当中也可以用异步时钟

按我的理解，pcie工作时钟是从数据恢复出来的。之所以有个100M时钟，一个是可以给其他芯片用，省成本。和网口的125M输出一样。
' i, c0 D! C8 H9 q9 Z6 n+ v# x另外就是如果系统有时钟同步要求，可以用这个时钟来保证

超級狗

7 _0 I# o* x; [# s5 a% }9 a, {
' i+ |6 w+ b, Z1 Y) iPCIe Swicth 支援 Multi-Host 的重要條件
2 g& f4 D4 c7 G

• Non-Transparent Port (NT Port)
• Multi-Root I/O Virtualization (MR-IOV) 非必要
• Non-Transparent Bridge (NTB)
  

市售支援 Multi-Host 的 PCIe Switch
4 R- v: f8 ~" Y' |

• Broadcom (原 PLX)
  8 ^' v) y0 L$ H/ L. _. j% {4 p/ j1 EPEX9700、PEX9700A、PEX9700B
• Microchip (原 IDT)
  % F) Z+ {0 r/ [* u7 WPFX、PSX、PAX 系列
  - P1 T# `5 D7 O0 x9 `3 r& I

3 Y: E, a: J" N. L

Dcpc086397900

超級狗 发表于 2025-9-21 11:36
2 J% s3 E" p. ~% JPCIe Swicth 支援 Multi-Host 的重要條件

Non-Transparent Port (NT Port)

$ Z# ?$ M8 Y8 y" V/ t) F6 \! M厉害，这是给得想当完备了。
大家就像楼主的幕僚，提供了全面的信息和多样化的建议。
# Q0 a0 ~* Q' y2 z  T旁人从这些高见中，都可以学习到很多知识和了解PCIe的规范。

狂羁青马

Dcpc086397900 发表于 2025-9-18 22:50
: [1 d/ E  {4 k4 p5 A想法想当的奇特呀，cpu就是主啊，让他做从，是迫不得已，方便一时所需，现在不但要做从，还一仆三主，真是 ...

2 j4 E7 w! R: E. [: K. k注释一下：CPU这边是多个PCIE控制器，本质还是RC->EP,一对一，只不过三个EP是一个处理器而已