时钟缓冲器layout走线是否要等长问题请教

五个国王

如下图所示，CDCLVC1104PWR给4个器件提供25Mhz时钟信号，发现layout时位置不太好摆放在四个器件的中心对称位置，请教一下各位大佬，该时钟信号的layout需要等长吗

五个国王

附图，谢谢

五个国王

图片上传，截图好像不能直接粘贴

myiccdream

要不要等长，要看你下一级器件有没有需求时钟同相位
/ Y1 a  K0 n3 `2 [2 s' X! |  @你这里面的F28388 和ENET_PHY 是走RMII？ 那你还是 等长吧
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五个国王

myiccdream 发表于 2025-6-24 10:11
' O2 K& r8 K$ o) a2 ^% L$ M" `要不要等长，要看你下一级器件有没有需求时钟同相位
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2 W- d: b* X6 O; ^( {/ N& X谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚
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huo_xing

要看你实际应用。pcb等长除了时序匹配，其他的都是坏处。

myiccdream

五个国王 发表于 2025-6-24 10:50
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行，等版主来解答吧

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huo_xing

五个国王 发表于 2025-6-24 10:50
谢谢，走的都是MII，我看TI官方DEMO倒是没有走等长，在这一块理论知识积累少，有点虚

搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是50M，有等长要求的。但是pcb稍微意思意思就行了，误差放到500mil都不会出问题的。基本可以不做
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五个国王

huo_xing 发表于 2025-6-24 12:02
/ K; m5 L6 y4 B7 p5 D" q5 Y; w搞错问题重点了，不是mii信号。是你这个clk buff后面接的芯片有没有时序要求。另外，mii信号没记错好像是 ...

) j) K) a4 u' D! b6 l9 y好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学习看看

五个国王

myiccdream 发表于 2025-6-24 11:32
25Mhz 太低了，所以手册一般都没写那个等长。只写了一个同源。或者是不是只要2边的时钟偏差要求一致就行 ...

- P7 s( ]$ j# \7 [谢谢解答
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huo_xing

五个国王 发表于 2025-6-24 13:07
好的，谢谢，在layout的时候也挺难实现等长的，目前只是要求阻抗50欧。再请问下，这种相关的知识点去哪学 ...

- H8 Q$ P+ N" h: ]8 K* n! {5 V上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计规范都有。高级的还有si和pi。常规fr4板材传播延时167ps/inch。按这个值针对你这个50M信号就算没有设计要求也可以大概评线长了。
50M对应信号周期20ns，pcb布线误差按1000mil算，160ps延时相对于20ns是不是可以忽略？
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五个国王

huo_xing 发表于 2025-6-24 13:21
上面说错了，mii信号25M，rmii才是50M。只是等长方面问题可以去专业pcblayout外包公司，一般各种电路设计 ...

. V9 R7 [' [: c6 P# ~0 o就是找了外包公司，不过现在的外包也是初中级工程师来画，后面才是他们大佬来审核吧，他说他也不太懂，只是觉得等长做不到
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Dc2024101522a

大家是不是不在一个频道上？评论中的时钟究竟是芯片XTAL时钟，还是rmii中的CLK时钟信号？楼主说连的是mii，mii不需要外部时钟，如果是RMII，那需要的时钟是50Mhz，这和原理图都对不上吧

& o1 k7 B3 s/ N0 h如果我没有理解错误的话，这个CDCLVC1104PWR芯片后面出的时钟只是一个25Mhz时钟，是给芯片XTAL时钟，这个时钟不需要做等长啊